• 전자공학회논문지
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• 제51권6호
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• pp.290-297
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• 2014

OFDM(Orthogonal Frequency Division Multiplexing) 수신기의 동기화는 시간영역의 심벌타이밍옵셋 추정과 주파수영역의 반송주파수옵셋 추정으로 이루어진다. 이 논문은 소수배 반송주파수옵셋 추정이 이루어진 이후 잔여의 정수배 주파수옵셋 추정에 대한 새로운 방법을 제안한다. 정수배의 반송주파수 옵셋은 복조기의 BER 성능을 열화시키므로 반드시 교정되어야 한다. 여기에서 제안하는 방법은 길이가 N인 PN 시퀀스의 칩들을 OFDM 부반송파에 변조시켜서 송신하고, 수신기는 수신된 신호를 FFT 수행후 국부에서 발생된 알려진 PN 시퀀스와 비교하여 PN 시퀀스의 위상을 추적함으로 정수배의 반송주파수 옵셋을 찾는 것이다. 이것은 기존의 제안된 차동변조된 신호의 에너지를 측정하는 방법에 비해서 계산속도가 빠르며, 간단한 훈련심벌(training symbol)로 동기를 찾을 수 있는 장점이 있다.

• 대한전자공학회논문지SD
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• 제39권6호
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• pp.26-33
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• 2002

본 논문에서는 포화영역에서 동작하는 MOS트랜지스터의 제곱특성과 소오스를 결합한 차동회로의 뺄셈기능을 이용하여 구현한 quarter-square기술방식의 새로운 4상한 MOS아날로그 곱셈기를 제안하였다. 본 논문에서 제안된 회로는 p-well CMOS 공정으로 설계-제작되어 특성측정을 하였다. 제작된 곱셈회로의 입력에 공급전압의 50%의 크기를 기치는 신호를 인가하였을 때, 1%미만의 왜율을 갖는 -1.3V에서 1.3V크기의 출력신호를 얻었고, 0에서30㎒까지의 -3㏈ 주파수대역을 측정하였고, 81㏈의 출력유동범위와 40㎽의 전력을 소모하였으며, 0.54㎟의 칩면적을 차지하였다. 제안된 곱셈회로는 회로구성이 간단할 뿐만 아니라, 입력신호가 한 개의 트랜지스터를 통하여 출력에 전달되므로 고주파 응용에도 적합하다.

• 한국통신학회논문지
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• 제34권1C호
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• pp.81-89
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• 2009

본 논문에서는 임펄스 라디오 기반의 D-ATR UWB (Differential-Average Transmitted Reference Ultra Wide Band) 시스템을 제안한다. 기존의 TR (Transmitted Reference), ATR (Average TR) 등의 TR-UWB 시스템은 송신기에서 참조 신호를 추가로 전송하므로 데이터 전송률이 절반으로 감소하는 문제점을 가지고 있다. 이러한 단점을 극복하기 위해 제안된 시스템의 송신기는 일반적인 D-TR (Differential-TR) 시스템과 같이 차동부호 방식을 사용한다. 또한, 제안된 D-ATR 시스템의 수신기는 일반적인 ATR 시스템과 유사하게 시스템의 비트오율 성능을 향상시키기 위해 수신된 참조 신호들을 재귀적으로 평균 취하여 자기상관에 사용되는 참조 템플릿의 신호대잡음비를 향상시킬 수 있는 구조로 설계된다. IEEE 802.15.4a UWB 다중경로 채널 모델에서 모의실험 결과, 제안된 D-ATR 시스템은 일반적인 D-TR 시스템에 비해 비트오율 성능이 크게 향상되는 것을 확인하였다.

• 한국정보통신학회논문지
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• 제8권4호
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• pp.826-832
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• 2004

본 논문에서는 VLSI의 내장 회로로 사용하기에 적합한 CMOS 8 비트 폴딩-인터폴레이팅 AD 변환기를 설계하였다. 폴딩 AD 변환기의 비선형성을 개선하기 위하여 입력신호의 폴딩-인터폴레이팅에 의한 신호처리가 차례로 2 번 반복되는 2 단 구조를 사용하였다. 이 구조에서는 2 번째 폴딩 회로로서 트랜지스터 차동쌍을 이용한다. 2 단 폴딩 ADC는 디지틸 출력을 얻기 위한 전압비교기와 저항의 개수를 현저히 줄일 수 있으므로 칩 면적, 소비전력, 동작속도 둥에서 많은 장점을 제공한다. 설계공정은 0.25$\mu$m double-poly 2 metal n-well CMOS 공정을 사용하였다. 모의실험결과 2.5V 전원 전압을 인가하고 250MHz의 샘플링 주파수에서 45mW의 전력을 소비하였으며 INL과 DNL은 각 각 $\pm$0.2LSB, SNDR은 10MHz 입력신호에서 45dB로 측정되었다.

• 전기전자학회논문지
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• 제22권4호
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• pp.1218-1221
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• 2018

본 논문은 두 배의 rail-to-rail 입력 전압 범위를 갖는 저-전력 0.6-V 10-bit 200-kS/s successive approximation register(SAR) analog-to-digital converter(ADC)를 제안한다. 제안된 near-threshold voltage(NTV)의 전원 전압을 갖는 회로는, 본질적인 입력 신호 전력 부족을 두 배의 rail-to-rail 입력 전압 범위를 구현함으로써 극복하였다. 이 회로는 일반적인 NTV 회로에 비해 4배의 입력 신호 전력을 갖게 되고, 그로써 SAR ADC의 신호 대 잡음비(signal-to-noise ratio, SNR)를 개선했다. 제안된 ADC는 65-nm CMOS 공정을 이용하여 제작되었다. 0.6-V 전원 전압과 $2.4-V_{pp}$(차동쌍)의 입력 전압, 200-kS/s에서 ADC의 SNDR은 59.87 dB이며 전력 소모는 364.5-nW이다. ADC 코어가 차지하는 면적은 $84{\times}100{\mu}m^2$이다.

• 한국통신학회논문지
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• 제34권1C호
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• pp.120-130
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• 2009

본 논문에서는 3GPP LIE(Long Term Evolution)에서 하향링크로 고려하고 있는 OFDMA (Orthogonal Frequency Division Multiple Access) 시스템의 주파수 동기를 위한 수신기 구조를 제안한다. 일반적으로 OFDMA 시스템에서는 대략적 주파수 동기와 미세 주파수 동기가 구분되어 수행된다. 본 논문에서는 대략적 주파수 동기를 위해 동기 채널인 P-SCH(Primary-Synchronization Channel) 신호를 사용하고, 미세 주파수 동기를 위해서는 OFDMA 심볼의 보호구간(CP: Cyclic Prefix)을 이용하는 방안을 고려한다. P-SCH 신호는 이용 가능한 부반송파 개수가 충분히 많지 않고, ZC(Zadoff Chu) 시퀀스 특유의 성질로 인해 차동 상관 특성이 비교적 좋지 않은 단점이 있다. 따라서 기존 대략적 주파수 동기 알고리즘들은 충분한 성능 이득을 얻지 못한다. 본 논문에서는 대략적 주파수 동기 성능 향상을 위해 기존 차동 상관 알고리즘을 변형한 새로운 방식을 제안한다. 또한, 미세 주파수 동기의 안정된 성능을 보장하기 위해 효과적인 PLL(Phase Locked Loop) 구조를 제시한다. 컴퓨터 모의실험 결과를 통해 본 논문에서 제안한 대략적 주파수 동기 알고리즘은 기존 방식들에 비해 상대적으로 우수한 성능을 발휘하며, 2차 PLL을 통한 미세 주파수 옵셋 추적 방식은 고속 이동체 환경에서도 충분히 우수한 성능을 나타낸다는 것을 확인할 수 있다.

• 한국전자파학회논문지
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• 제27권12호
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• pp.1084-1096
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• 2016

본 논문에서는 12.5 Gbps의 전송 속도를 갖는 고속 직렬 인터페이스 커넥터(high-speed serial interface connector)의 설계 및 분석 방법을 제안한다. 고속 직렬 인터페이스 커넥터는 다양한 매질로 구성되며, 내부 선로도 복잡한 구조를 가지고 있으므로, 선로의 불연속 부분의 각각을 임피던스 정합하기가 매우 어렵다. 따라서 커넥터의 각 부분을 단순화한 커넥터 라인(connector line)의 구조를 제안하였으며, 이 구조에서 R, L, C, G 파라미터를 추출하고 차동 모드 임피던스를 분석하며, TDT(Time Domain Transmissometry)와 TDR(Time Domain Reflectometry)을 이용하여 임피던스 불연속(impedance discontinuity)을 최소화 하는 방법을 제시한다. 본 논문은 단순화한 커넥터 라인에서 추출된 분석 방법 및 결과를 고속 직렬 인터페이스 커넥터에 적용하였다. 제안한 커넥터는 총 44개의 핀(pin)으로 구성되며, 본 논문에서는 4개의 핀의 폭과 간격을 변경하여 신호 전달 특성을 분석하였다. 분석결과, 접지 핀의 폭이 증가할수록 임피던스는 소폭으로 감소하고, 접지핀과 신호 핀 사이의 간격이 증가할수록 임피던스가 증가했다. 또한, 신호 핀의 폭을 증가시키면 임피던스가 감소하며, 신호 핀과 신호 핀 사이의 간격을 늘리면 임피던스가 증가하였다. 최초 커넥터 임피던스 특성은 $96{\sim}139{\Omega}$ 사이에서 변화되는 값을 나타내었으나, 제안된 커넥터 구조를 적용했을 때 임피던스 특성은 $92.6{\sim}107.5{\Omega}$ 사이의 값으로 나타나, 설계 목표 $100{\Omega}{\pm}10%$를 만족함을 보였다.

• 비파괴검사학회지
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• 제16권1호
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• pp.29-33
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• 1996

핵연료봉의 결함 탐상을 위하여 차동환상형 와전류시험 탐촉자를 설계 및 제작하여, 핵연료봉 시험을 위한 최적 시험 조건을 구하였다. 관통결함, 내부결함, 외부결함을 낸 표준시편에 대하여 와전류시험을 수행함으로써 시험 주파수와 출력 신호의 위상 및 크기에 대한 상관 관계를 구하였다. 이를 토대로 하여 고리원자력 1호기에서 연소한 핵연료봉 G33-N2에 대하여 와전류시험을 수행하여 관통결함 신호를 얻었다. 와전류시험에서 관통결함으로 예측된 위치에서 금속조직시험을 수행하여 얻은 결과는 와전류시험 결과와 잘 일치하였다. 따라서 와전류시험법은 조사핵연료봉의 피복관에 대한 건전성을 평가하는 도구로써 그 신뢰성이 양호함을 실증하였다.

• 대한전자공학회논문지SD
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• 제44권3호
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• pp.26-34
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• 2007

본 논문에서는 신체 임피던스 측정법(Bioelectrical Impedance Analysis, 이하 BIA)을 기초로 한 체지방 측정 칩 설계에 대한 내용을 서술하였다. 제안된 회로는 인체에 전류 신호를 인가하는 회로, 인체를 통해 나온 전압 신호를 측정하는 회로, 회로의 동작을 제어하는 마이크로 콘트롤러(Micom), 그리고 분석프로그램이 내장된 메모리(SRAM, EEPROMs) 의 모든 기능을 하나의 칩에 집적하였다. 특히 정밀한 인체 임피던스 측정을 위하여 다주파수 동작이 가능한 대역통과필터(Band Pass Filter, BPF)를 설계하였다. 또한, 설계된 대역통과필터는 weak inversion 영역에서 동작하기 때문에 면적과 전력소모를 줄일 수 있었다. 그리고 측정부분 회로의 성능을 개선하기 위해서 차동차이증폭기(Differential difference amplifier, DDA)를 이용한 새로운 전파정류기(Full wave rectifier, FWR)를 설계하였다. 또한 이 회로는 마지막 단에 연결될 아날로그-디지털 변환기(ADC)의 설계에 대한 부담을 덜어주는 장점도 있다. 이 칩의 시제품은 CMOS 0.35um 공정을 이용하였고 전력소모는 모든 주파수에서 6mW 이며 전원전압은 3.3V이다. 전체 칩의 크기는 $5mm\times5mm$ 이다.

• 전기전자학회논문지
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• 제10권1호
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• pp.10-15
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• 2006

본 논문에서는 기준동작 클럭없이 데이터만으로 구현되는 반주기의 4x 오버샘플링 위상/주파수검출기를 이용한 클럭 데이터 복원회로에 대하여 서술하였다. 위상 및 주파수검출기는 4x 오버샘플링 기법을 이용하여 설계되었다. 위상검출기는 뱅뱅 제어방법에 의해, 주파수검출기는 로테이션방법에 의해 동작한다. 위상 및 주파수 검출기로부터 발생된 6개의 신호들은 전하펌프로 들어갈 전하량을 결정한다. VCO단은 4개의 차동 지연단으로 구성되고 8개의 클럭신호를 생성한다. 제안된 회로는 공급전압 1.8V, 0.18um MOCS 공정으로 설계 시뮬레이션되었다. 제안된 구조의 PD와 FD를 사용하여 25%의 넓은 트래킹 주파수 범위를 가진다.