• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 제14회 신호처리 합동 학술대회 논문집
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• pp.951-954
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• 2001

본 논문에서는 SDR (Software Defined Radio)시스템을 위한 디지털 IF (Intermediate Frequency)수신기를 구현하였다[1][2]. 구현된 수신기의 하드웨어 구조는 AD변환부, PDC(Programmable Down Converter)부, DSP (Digital Signal Processing)부분으로 이루어졌다. AD변환부는 Analog Devices사의 AD6644를 이용하여 아날로그 신호를14bit의 디지털 신호로 변환된다. PDC부분은 Intersil사의 HSP 50214B를 이용하여 14bit 샘플 된 IF(Intermediate Frequency)입력을 혼합기와 NCO(Numerically Controlled Oscillator)에 의해 기저대역으로 다운 시키는 역할을 한다. PDC는 CIC (Cascaded Integrator Comb)필터, Halfband 필터 그리고 프로그램할 수 있는 FIR필터로 구성되어 있다. 그리고 PDC부분을 제어하고 PDC부분에서 처리할 수 없는 캐리어, 심볼 트래킹을 위해 Texas Instrument사의 16비트의 고정소수점 DSP인 TMS320C5416과 Altera사의 FPGA를 사용하였다. 그러므로 중간주파수 대역과 기저대역 간의 신호변환을 디지털 신호처리를 수행함으로써 일반적인 아날로그 처리방식보다 고도의 유연성과 고성능 동작이 가능하고 시간과 환경 변화에 우수한 동작 특성을 제공한다.

• 대한전자공학회논문지SD
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• 제38권3호
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• pp.44-44
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• 2001

본 논문에서는 CMOS로 구현된 3.3V 8-bit 200MSPS의 Folding / Interpolation 구조의 A/D 변환기를 제안한다. 회로에 사용된 구조는 FR(Folding Rate)이 8, NFB(Number of Folding Block)가 4, Interpolation rate 이 8이며, 분산 Track and Hold 구조를 회로를 사용하여 Sampling시 입력주파수를 Hold하여 높은 SNDR을 얻을 수 있었다. 고속동작과 저 전력 기능을 위하여 향상된 래치와 디지털 Encoder를 제안하였고 지연시간 보정을 위한 회로도 제안하였다. 제안된 ADC는 0.35㎛, 2-Poly, 3-Metal, n-well CMOS 공정을 사용하여 제작되었으며, 유효 칩 면적은 1070㎛×650㎛ 이고, 3.3V전압에서 230mW의 전력소모를 나타내었다. 입력 주파수 10MHz, 샘플링 주파수 200MHz에서의 INL과 DNL은 ±1LSB 이내로 측정되었으며, SNDR은 43㏈로 측정되었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2000년도 춘계종합학술대회
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• pp.139-142
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• 2000

본 논문에서는 마이크로파 트랜시버용 자기발진믹서를 설계·제작하였다. 설계된 자기 발진기는 10.75GHz의 동작주파수에서 4.33dBm의 출력을 보였으며 위상잡음은 100KHz의 offset주파수에서 -102dBc/Hz의 특성을 보였다. 입사신호 11.7호z∼12.9GHz를 인가시켰을 때 If 주파수 950MHz∼2150MHz 범위에서 변화이득은 6dB로 나타났으며 설계된 SOM은 디지털 트랜시버 시스템의 하향변환기에 적용할 수 있음을 확인하였다.

• 한국전자파학회논문지
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• 제11권2호
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• pp.302-312
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• 2000

8-VSB(Vestigial Side- Band) 변조 기술을 이용하여 ATSC(Advanced Television Systems Committee) 규격을 만족하늑 디지털 TV 듀너를 개발하였다. 이중(double) 주파수 변환 방식 및 능동 트래킹 여파기를 이용하여 이미지 응답 및 IF(Intermediate Frequency) Beat성분들의 억압, 인접 채널과 다채널 수신 시 상호 간섭배제 성능올 만족한 수 있도록 하였다. 제작된 디지털 TV 튜너는 디지털 성능 평가에 필수적인 넓은 동작 범위, 통과 대역에서의 평탄도 및 낮은 위상 잡음 성능을 만족할 뿐만 아니라 아날로그 및 디지털 TV 수선기에 동시에 이용될 수 있다.

• 한국위성정보통신학회논문지
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• 제2권2호
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• pp.64-68
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• 2007

본 논문에서는 기존의 GPS 항법 신호와 유럽에서 새롭게 추진되고 있는 갈릴레오 위성 항법 신호를 동시에 수신할 수 있는 광대역 고정밀 위성 항법 수신기의 RF 수신단 장치 설계 및 제작 결과에 대하여 기술하고 있다. 고정밀 광대역 위성 항법 수신기는 L - 대역 안테나, 항법 신호별 RF/IF 변환부, 그리고 고성능 기저대역 신호 처리부로 구성되어진다. L - 대역 안테나는 $1.1GHz{\sim}1.6\;GHz$를 수신할 수 있어야 하며, 항법 위성이 지평선 가까이에 있을 경우의 항법 신호를 수신할 수 있어야 한다. 갈릴레오 위성 항법 신호는 L1, E5, E6의 서로 다른 대역의 신호를 가지고 있으며, 신호 대역폭이 20MHz 이상으로 기존의 GPS위성 항법 신호보다 광대역이며, 따라서 수신기의 IF 주파수가 높아지며, 수신기의 처리 속도도 빨라져야 한다. 본 연구에서 개발한 수신기의 RF/IF 변환부는 단일 하향 변환기 구조의 디지털 IF 기술로 설계되었으며, IF 주파수는 위성 항법 신호의 최대 대역폭과 표본화 주파수 등을 고려하여 140MHz로 설정하였으며, 표본화 주파수는 112MHz로 설정하였다. RF/IF 변환부의 최종 출력은 디지털 IF 신호로서, IF 신호를 AD 변환기로 처리하여 얻게 된다. 본 연구에서 설계된 위성 항법용 고정밀 수신기 RF 수신단은 - 130 dBm의 입력 신호에 대하여 40dB Hz 이상의 C/N0 특성을 가지며, 40dB 이상의 동적 범위를 갖도록 자동 이득조절 장치가 포함되어 있다.

• 전기전자학회논문지
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• 제24권1호
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• pp.319-325
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• 2020

본 논문에서 모바일 기기에 적용하는 DCM DC-DC 벅 변환기를 설계하였다. 이 변환기는 안정된 동작을 위한 보상기, PWM 로직과 파워 스위치로 구성되어 있다. 작은 하드웨어 폼-팩터를 얻기 위하여 칩 외부에서 사용하는 소자의 갯수를 최소화하여야 하며 이는 효율적인 주파수 보상과 디지털 스타트-업 회로로 구현하였다. 매우 작은 부하 전류에서 효율의 감소를 막기 위하여 버스트-모드 동작도 구현하였다. DCM 벅 변환기는 0.18um BCDMOS 공정으로 제작되었다. 2.8~5V의 입력 전압 범위에 대하여 출력 전압 값은 외부 저항 소자를 사용하여 1.8V로 프로그램 되었다. 1MHz의 스위칭 주파수 및 100mA의 부하 전류에서 측정된 최대 효율은 92.6%이다.

• 대한전자공학회논문지SD
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• 제45권12호
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• pp.65-72
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• 2008

이 논문은 seamless 주파수 트래킹 방법을 이용한 새로운 이중 루프 디지털 PLL(DPLL)을 제안한다. Coarse 루프와 fine 루프로 구성되는 이중 루프 구조는 빠른 획득 시간과 스위칭 잡음 억제를 위하여 successive approximation register기법과 TDC 회로를 사용하였다. 제안된 DPLL은 입력 주파수의 long-term 지터에 따른 지터 특성을 보상하기 위하여 Coarse와 fine의 코드 변환 주파수 트래킹 방법을 새로이 추가하였다. 또한, 제안된 DPLL은 넓은 주파수 동작 범위와 낮은 지터 특성 위하여 전류 제어 발진기와 V-I 변환기로 구성되는 전압제어 발진기를 채택하였다. 제안된 DPLL은 동부 하이텍 $0.18-{\mu}m$ CMOS 공정으로 구현하였으며 1.8V의 공급전압에서 0.4-2GHz의 넓은 동작 주파수 범위와 $0.18mm^2$의 적은 면적을 가진다. H-SPICE 시뮬레이션을 통하여, DPLL은 2GHz의 동작 주파수에서 18mW 파워소비와 전원잡음이 없는 경우 3psec이하의 p-p period 지터를 확인하였다.

• 대한전자공학회논문지SD
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• 제48권12호
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• pp.91-96
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• 2011

본 논문에서는 전류 모드 동작에 기반한 IEEE 802.15.4 규격을 만족하는 2.4GHz 저전력 직접 변환 송신기를 제안하고 $0.13{\mu}m$ CMOS 공정을 이용하여 구현하였다. 제안된 송신기는 디지털-아날로그 변환기, 저역통과 필터, 가변 이득 I/Q 상향 혼합기, 구동 증폭기 및 LO 버퍼를 포함하는 주파수 나누기 2회로로 구성되어 있다. 디지털-아날로그 변환기와 저역통과 필터(LPF), 가변이득 I/Q 상향 혼합기의 트랜스컨덕터 단을 하나의 전류 미러 회로로 합친 간단한 구조를 제안하여 전력 소모를 줄이면서 선형성을 향상할 수 있도록 하였다. 구동 증폭기는 캐스코드 타입의 증폭기로 제어 신호를 이용하여 이득을 조절할 수 있게 하였고, 외부 4.8GHz 신호를 받아 주파수 나누기 2 전류 모드 로직 (CML) 회로를 사용하여 2.4GHz I/Q 차동 LO 신호를 생성하도록 설계하였다. 구현한 송신기는 30dB의 이득 조정 범위를 가지면서 0dBm의 최대 출력 신호에서 33dBc의 LO 누설 성분, 40dBc의 3차 하모닉 성분의 특성을 보이며, 구현한 칩의 면적은 $1.76mm{\times}1.26mm$으로 전력소모는 1.2V 단일 전원 전압으로부터 10.2mW이다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2003년도 추계학술발표논문집 (상)
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• pp.23-26
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• 2003

디지털로 신호를 표현하는 방법은 기존 아날로그 표현하는 방법에 비해 많은 장점을 가지고 있다. 하지만 디지털로 된 데이터는 언제 어디서든 대단위 복제가 가능하다. 즉, 저작권 침해, 불법 복제 및 배포, 손쉽게 위조할 수 있다는 점이 그것이다. 디지털 영상 정보의 보호를 위해 디지털 영상의 불법적인 내용 조작을 막고, 영상의 소유권을 보장할 수 있는 방법으로 디지털 워터마크(Digital Watermark)가 있다. 디지털 워터마크는 공개키 알고리즘이나 방화벽 등으로 해독된 영상에 대하여 부가적인 보호를 제공한다. 본 논문에서는 디지털 영상 데이터의 정보 보호를 위해 주파수 영역에서의 웨이브릿 변환(Wavelet Transform)을 이용한 이미지 적용 디지털 워터마킹(Image-Adaptive Digital Watermarking) 방법을 제안한다. 이미지 적용 웨이브릿(Image-Adaptive Wavelet)은 영상을 주파수적으로 분해하면서 각 대역들의 공간 영역에서의 정보를 함께 지니고 JND(Just noticeable difference)을 포함한다. 이미지 적응 웨이브릿의 이러한 특성을 이용하여 다해상도 분해하고, 손실 압축(Loss Compression)이나 필터링(Filtering), 잡음(Noise)등에 크게 영향받는 저주파 성분과 인간의 시각적으로 큰 의미를 갖는 고주파 성분의 특성을 이용하여 워터마크를 삽입한다.

• 대한전자공학회논문지SD
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• 제49권6호
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• pp.35-40
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• 2012

이 논문은 3~5 GHz의 동작 주파수 대역을 지닌 임펄스 래디오 저전력 거리탐지용 송신기 설계에 관한 연구이다. 제안하는 송신기는 $0.13{\mu}m$ CMOS 공정을 이용하여 모든 부분을 간단한 디지털 로직으로 설계함으로써 회로 구현의 복잡도를 줄이고 낮은 전력 소모를 지닌다. 특히, UWB의 낮은 대역에서 기존의 무선 통신과의 간섭을 회피하기 위하여 중심 주파수 조절이 가능하도록 전압으로 지연 시간을 조절할 수 있는 지연 회로를 통해 주파수 변환을 적용하였다. 본 논문에서 제안하는 송신기는 1.2 V 공급 전압으로부터 10pJ/b 만의 에너지를 소모하며, 모의 실험 결과 3~5 GHz UWB 대역에서 3.3 GHz에서 4.3 GHz까지 중심 주파수 조절이 가능하며, 출력 파워는 최대 -51 dBm/MHz를 지니며, FCC 규제를 만족한다.