• 전자공학회논문지SC
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• 제41권6호
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• pp.27-35
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• 2004

유한 필드, 즉 Galois 필드는 에러 정정 코드, 디지털 신호처리, 암호법(cryptography)와 같은 광범위한 응용 분야에 사용되고 있다. 이 응용들은 종종 GF(2/sup m/)에서 지수제곱 연산을 필요로 한다. 기존에 제안되었던 방법들은 지수제곱 연산을 반복, 순환적인 곱셈으로 구현하여 계산시간이 많이 걸리거나, 또는 구현 시 하드웨어 구조가 복잡하여 하드웨어 비용이 큰 경우가 많았다. 본 논문에서는 지수제곱 연산을 하는 효과적인 방법을 제안하고 이를 VHDL로 구현하였다. 이 회로는 지수의 각 비트에 해당하는 곱셈 항들을 계산하고 이 들을 곱함으로써 지수제곱 연산을 계산한다. 과거에는 이 알고리즘이 원시 다항식의 근의 지수제곱 연산을 계산하는 데 사용되는 것으로 국한되어 있었으나, 본 논문에서는 이 알고리즘을 GF(2/sup m/)의 임의의 원소의 지수제곱 연산으로 확장하였다.

• 한국컴퓨터정보학회논문지
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• 제18권4호
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• pp.123-129
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• 2013

암호학의 암호 생성과 해독, 소수판별법의 성능은 대부분 $a^b$ (mod m)의 모듈러 지수연산의 효율적 구현여부로 결정된다. 모듈러 지수연산법에는 제곱-곱셈 방식의 표준 이진법이 최선의 선택으로 알려져 있다. 그러나 큰 자리수의 b에 대해서는 사전처리를 하는 n-ary, ($n{\geq}2$)이 보다 효율적으로 적용된다. 본 논문에서는 모듈러 지수 나눗셈 방법을 적용한 제곱-나눗셈법과 사전처리 없는 n-ary 제곱-나눗셈법을 제안하였다. 제곱-나눗셈법은 b가 $2^k+2^{k-1}$에 근접한 값 또는 $2^{k+1}$에 근접한 경우 수행횟수 측면에서 가장 효율적임을 알 수 있었다. 나머지 값들에 대해서는 사전처리 없는 n-ary 제곱-나눗셈법을 적용하는 것이 사전처리를 하는 일반적인 n-ary법에 비해 수행횟수 측면에서 효율적임을 보였다.

• 한국정보과학회논문지:시스템및이론
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• 제31권1_2호
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• pp.1-9
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• 2004

현대 통신 분야에서 많이 응용되고 있는 유한 필드상의 중요한 연산은 지수승과 나눗셈, 역원 둥이 있다. 유한 필드에서 지수 연산은 이진 방법을 이용하여 곱셈과 제곱을 반복함으로서 구현될 수 있고, 나눗셈이나 역원 연산은 A$B^2$ 연산을 반복함으로서 구현될 수 있다. 그래서 이러한 연산들을 위한 빠른 알고리즘과 효율적인 하드웨언 구조 개발이 중요하다. 본 논문에서는 차수가 m인 기약 AOP에 의해 생성되는 $GF(2^m)$상의 제곱과 곱셈을 동시에 할 수 있는 새로운 구조의 비트-시리얼 제곱/곱셈기와 $AB^2$ -곱셈기를 구현하였다. 제안된 연산기들은 지수기와 나눗셈 및 역원기의 핵심 회로로 사용될 수 있으며 기존의 연산기들과 비교하여 보다 작은 하드웨어 복잡도를 가진다. 그리고 제안된 구조는 정규성과 모듈성을 가지기 때문에 VLSI 칩과 같은 하드웨어로 쉽게 구현함으로써 IC 카드에 이용될 수 있다.

• 한국정보과학회논문지:시스템및이론
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• 제28권6호
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• pp.289-300
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• 2001

본 논문에서는 유한 필드 GF(2$_{m}$ ) 상에서 모듈러 곱셈 A($\chi$)B($\chi$) mod P($\chi$)을 수행하는 새로운 선형 문제-크기(full-size) 시스톨릭 어레이 구조인 LSB-first 곱셈기를 제안한다. 피연산자 B($\chi$)의 LSB(least significant bit)를 먼저 사용하는 LSB-first 모듈러 곱셈 알고리즘으로부터 새로운 비트별 순환 방정식을 구한다. 데이터의 흐름이 규칙적인 순환 방정식을 공간-시간 변환으로 새로운 시스톨릭 곱셈기를 설계하고 분석한다. 기존의 곱셈기와 비교할 때 제안한 곱셈기의 면적-시간 성능이 각각 10%와 18% 향상됨을 보여준다. 또한 같은 설계방법으로 곱셈과 제곱연산을 동시에 수행하는 새로운 시스톨릭 곱셈/제곱기를 제안한다. 유한 필드상의 지수연산을 위해서 제안한 시스톨릭 곱셈/제곱기를 사용할 때 곱셈기만을 사용 할 때보다 면적-시간 성능이 약 26% 향상됨을 보여준다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2003년도 봄 학술발표논문집 Vol.30 No.1 (A)
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• pp.269-271
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• 2003

본 논문에서는 타원 곡선 암호의 성능을 향상시키기 위한 효율적인 최적 확장체 연산 알고리즘을 제안한다. 제안하는 알고리즘은 CPU에서 제공되는 정수 곱셈 명령 1회 실행에 두 개의 하위체 연산을 병렬적으로 수행하도록 함으로써 최적 확장체에서의 곱셈, 제곱, 역원 연산의 속도를 향상시킨다.

• 스마트미디어저널
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• 제3권1호
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• pp.39-45
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• 2014

제곱연산은 승수와 피승수가 동일한 곱셈의 특수한 경우로 병렬 제곱기의 부분곱 행렬에서 부분곱 비트들은 대칭을 이룬다. 이런 특성을 이용하여 부분곱을 폴딩(folding), 쉬프트, 재배열하여 부분곱 비트의 수와 부분곱 행렬의 최대높이들 감소시킨다. 본 논문에서는 제어신호에 따라 unsigned와 signed 제곱기로 동작하는 겸용 제곱기의 효율적인 설계 방법을 제안한다. 기존 겸용 제곱기와 달리 자리수(weight)가 다른 특정 부분곱 비트들의 덧셈에 대해 덧셈기를 사용하지 않고 계산하는 방법을 제안한다. 시뮬레이션을 통해 제안한 겸용 제곱기는 기존 겸용 제곱기와 비교하여 면적은 약 18%, 지연시간(propagated delay time)은 약 11%, 전력소모는 약 9% 감소시킬 수 있음을 보인다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2000년도 봄 학술발표논문집 Vol.27 No.1 (A)
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• pp.33-35
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• 2000

본 논문에서는 몽고메리 알고리즘과 LR 이진 제곱 곱셈 알고리즘을 사용하여 n 비트 메시지 블록에 대해 모듈러 지수 연산을 수행하는 지수 연산 프로세서를 설계한다. 이 프로세서는 제어장치, 입출력 시프트 레지스터, 시주 연산 장치 등 3개의 영역으로 나누어진다. 설계된 지수 연산 프로세서의 동작을 검증하기 위해 VHDL를 사용하여 모델링하고 MAX+PLUS II를 사용하여 시뮬레이션 한다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2005년도 한국컴퓨터종합학술대회 논문집 Vol.32 No.1 (A)
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• pp.187-189
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• 2005

최적확장체(Optimal Extension Field:OEF)는 유한체의 일종으로서, 타원곡선 암호시스템의 소프트웨어 구현에 있어 매우 유용하다. Bailey및 Paar는 $p^i$거듭제곱 연산을 비롯하여 다수의 효율적인 OEF연산 알고리즘을 제안하였으며, 또한 암호 응용에 적합한 OEF를 생성하기 위한 효과적인 알고리즘을 제안하였다. 본 논문에서는 Bailey-Paar의 $p^i$거듭제곱 알고리즘이 적용되지 않는 반례를 제시하며, 또한 그들의 OEF생성 알고리즘은 실제로 OEF가 아닌 유한체를 OEF로 출력하는 오류가 있음을 보인다. 본 논문에서는 이러한 문제들을 해결한 개선된 알고리즘들을 제시하고, OEF의 개수에 관한 수정된 통계치를 제시한다.

• 전자공학회논문지SC
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• 제39권3호
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• pp.211-219
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• 2002

본 논문에서는 셀룰러 오토마타를 이용하여, GF(2/sup m/)상에서 모듈러 곱셈과 제곱의 연산을 m 클럭 사이클 만에 동시에 처리할 수 있는 연산기를 설계하였다. 이는 Diffie-Hellman key exchange, EIGamal과 같은 대부분의 공개키 암호화 시스템에서의 기본 연산인 유한 필드 상의 모듈러 지수승 연산기 설계에 효율적으로 이용될 수 있다. 또한 셀룰러 오토마타는 간단하고도 규칙적이며, 모듈화 하기 쉽고 계층화 하기 쉬운 구조이므로 VLSI 구현에도 효율적으로 활용될 수 있다.

• 대한전자공학회논문지SP
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• 제48권5호
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• pp.123-128
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• 2011

본 논문에서는 레이더의 탐지 알고리즘에 적용되는 CA-CFAR 알고리즘을 설계하였다. CFAR 알고리즘의 제곱평균 연산을 위해 근사화 기법을 사용하였으며, 고정 소수점을 이용하여 관련 연산을 처리하였다. 이러한 구조는 하드웨어 복잡도를 줄일 뿐 아니라 계산량을 감소시킬 수 있다. CFAR 연산은 슬라이딩 윈도우 기법을 기반으로 하는데, 이를 고속으로 처리하기 위해 동시 병렬 처리 가능한 다중 윈도우 방식도 제안하였다. 제안된 CA-CFAR 프로세서는 실제 FPGA를 통해 합성되어지고 구현되었다. 또한 FPGA 내에서 제공한 라이버러리를 이용한 제곱평균 연산 방법과 성능 비교를 하였다. 검증 결과 제안된 하드웨어 구조는 399MHz까지 동작가능하며, 전체 계산 시간은 약 70% 향상됨을 확인 할 수 있다.