• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2022년도 추계학술발표대회
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• pp.27-29
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• 2022

최근 인공지능 애플리케이션이 많이 사용되고 이러한 애플리케이션에서 데이터 희소성이 높아지고 있어 이러한 희소 데이터를 효율적으로 처리하기 위한 하드웨어 구조들이 많이 소개되고 있다. 본 논문에서는 희소 데이터 처리 시 전력 소모량을 낮출 수 있는 새로운 하드웨어 구조를 제안한다. 일반적인 인공지능 하드웨어에서 많이 사용되는 시스톨릭 어레이 구조를 기반으로 하며, 제안된 저전력 PE 가 희소 데이터 처리시 희소하지 않은 데이터 처리 시보다 최대 2 배의 전력 소모량을 줄일 수 있는 것으로 나타났다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2023년도 춘계학술발표대회
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• pp.203-205
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• 2023

최근 성장하고 있는 드론 산업에 맞추어 전세계적으로 드론 운용을 위한 식별 및 인증 규정을 마련하고 있는 추세이다. 대표적으로, 미국 FAA 에서 채택한 Remote ID 기반의 식별방식이 있다. 그러나, ID 기반의 인증 방식은 해당 ID 가 탈취 혹은 위조될 경우 다른 드론으로 위장하여 여러 심각한 사회 문제를 일으킬 위험성이 있다. 따라서 드론에 탑재된 여러 센서나 모터와 같은 하드웨어의 고유한 특성을 이용하여 Remote ID 를 대체하거나 이중 인증에 이용하려는 연구가 이루어지고 있다. 본 논문에서는 드론에 탑재된 하드웨어의 고유특성을 이용한 다양한 식별 및 인증시스템에 대한 연구에 대하여 살펴본다.

• 대한전자공학회논문지SP
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• 제41권3호
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• pp.175-182
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• 2004

화자인증이란 생체인식 방법 중의 하나로 사람의 목소리를 이용하여 사용자를 인증하는 방법이다. 현재까지 가장 많이 사용되는 화자인증 알고리즘으로는 HMM(Hidden Markov Model)과 DTW(Dynamic Time Warping)를 들 수 있는데, 이들 알고리즘은 사용자의 등록 및 인증을 위해 많은 수의 특징벡터를 필요로 하므로 스마트 카드와 같은 메모리가 제한된 시스템에는 적용하기 어려운 단점이 있다. 본 논문에서는 SVM(Support vector Machine)을 이용함으로써 적은 양의 메모리와 적은 계산량으로 화자인증을 수행할 수 있는 방법을 제안하였으며, 이의 실시간 처리를 위해 하드웨어 구조를 제시하였다. 한국어 4연숫자 데이터베이스를 이용하여 제안한 알고리즘의 성능을 평가한 결과, 기존 알고리즘에 비해 약간의 에러율 증가가 있었으나 수행시간 및 모델크기에서는 상당한 감소를 나타내었다. SVM을 이용한 화자인증 알고리즘을 하드웨어로 구현한 결과, 소프트웨어로 구현한 경우에 비해서 훈련시간은 175분의 1, 인증시간에서는 6분의 1의 감소를 나타내었다.

• 전자공학회논문지CI
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• 제49권3호
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• pp.74-80
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• 2012

최근 Nakatsu는 전력파형의 정보가 충분하지 못한 환경에서 분석 성능을 향상 시키는 하드웨어 AES(Advanced Encryption Standard)에 대한 다중 라운드 CPA (Correlation Power Analysis, CPA) 분석기법을 제안하였다. 본 논문에서는 하드웨어로 구현된 DES(Data Encryption Algorithm)에 1라운드와 2 라운드를 분석하여 마스터키를 찾아내는 다중 라운드 CPA 분석 방법을 제안한다. 제안된 다중 라운드 CPA 분석 기법은 DPA Contest에서 제공한 하드웨어 DES 암호 알고리즘의 전력파형을 사용하여 시뮬레이션을 하였다. 그 결과 300개의 전력파형의 정보만으로도 마스터키의 모든 정보를 찾을 수 있었다. 또한 단일라운드 CPA 분석 기법보다 다중라운드 CPA 기법이 더 효과적으로 마스터키를 분석하는 것을 검증하였다.

• 전자공학회논문지
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• 제51권3호
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• pp.112-118
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• 2014

디지털 영상 확대를 위한 영상 스케일링은 고품질의 영상이 요구될수록 많은 수행시간 및 하드웨어 자원량이 요구된다. 본 논문에서는 적은 연산량 및 하드웨어 자원으로 고품질 영상을 생성하는 이중 선형-3차회선 보간법을 제안한다. 제안한 보간법은 4번의 선형 보간법과 1번의 3차회선 보간법으로 이루어진 선형-3차회선 보간법을 수평방향과 수직방향으로 각각 수행하는 구조이다. 실험결과, 제안하는 보간법은 PSNR과 수행시간 및 하드웨어 자원량 측면에서 비교했을 때, 적은 연산량 및 하드웨어 자원으로 양 3차회선 보간법보다 우수한 PSNR을 제공했다.

• 전기전자학회논문지
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• 제6권1호
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• pp.80-86
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• 2002

본 논문에서는 2차원 분할을 이용한 병렬 처리가 가능한 리프팅 스킴(lifting scheme) DWT(Discrete Wavelet Transform)를 구현하는 하드웨어 구조를 제안한다. 기존의 DWT 하드웨어 구조는 웨이블릿(Wavelet) 변환이 갖는 특성 때문에 병렬 처리 구조를 구현하는 데 있어서 메모리와 하드웨어 자원이 많이 필요하였다. 제안된 구조는 기존의 구조와 달리 데이터 흐름을 분석하여, 분할 과정을 2차원으로 수행하는 방법을 제안하였다. 이러한 2차원 분할 방법을 파이프라인 구조를 사용하여 병렬 처리의 효율을 증가 시켜 50% 정도의 출력 지연의 감소된 결과를 얻을 수 있었다. 또한 데이터 흐름의 분석과 출력 지연의 감소는 내부 메모리의 사용을 감소 시했으며, 리프팅 스킴의 특성을 이용하여 외부 메모리의 사용을 감소시키는 결과를 얻을 수 있다.

• 전기전자학회논문지
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• 제24권2호
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• pp.502-506
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• 2020

자율주행 기술이 발전함에 따라 물체 인식 기술에 대한 중요도가 높아지고 있다. 물체 인식에 있어서 안개가 낀 날씨는 가시성 및 검출 능력을 저하시키기 때문에 안개 제거 연구가 필요하다. 하지만 안개가 제거된 이미지는 고유의 색상을 제대로 반영하지 못해 검출 오류를 발생시킨다. 본 논문에서는 CIE1931 색 좌표계를 사용해 색상 영역을 확장 또는 축소하여 실세계 색상을 반영하는 알고리즘 및 하드웨어를 제안한다. 또한, 영상 매체의 발달에 맞춰 4K 환경에서 실시간 처리가 가능한 하드웨어를 구현한다. 이 하드웨어는 Verilog로 작성되었으며 SoC 보드를 통해 검증하였다.

• 전자공학회논문지B
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• 제33B권1호
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• pp.153-160
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• 1996

본 논문에서는 이산시간 cellular 신경회로망(DTCNN)의 효율적인 디지털 하드웨어 구조를 제안한다. DTCNN은 셀간의 연결 형태를 결정하는 템플릿(template)내에서 국소적이며 공간 불변적인 특징을 가진다. 이와 같은 DTCNN의 특징과 분산연산 방식을 결합하여 간단한 하드웨어와 적은 연결선으로 DTCNN 하드웨어를 구현하였다. 또한 분산연산의 특징인 비트별 연산 방식을 사용하여 셀 간의 연결을 위한 넓은 버스 폭을 단일 비트로 줄였다. 본 논문에서는 제안한 구조를 프로그래밍이 가능한 FPGA를 사용하여 가변적인 구조를 갖는 DTCNN 보드로 구현하였다.

• 전기전자학회논문지
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• 제24권1호
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• pp.186-193
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• 2020

본 논문에서는 Zynq SoC 환경에서 재구성 가능한 하드웨어 가속기를 지원하는 멀티쓰레딩 시스템을 제안한다. 압축된 정지 영상의 픽셀 데이터를 복원하는 고성능 JPEG 디코더를 구현하고 2D-IDCT 함수를 재구성 가능한 하드웨어 가속기로 설계하여 성능을 검증한다. 구현된 시스템에서 최대 4개의 재구성 가능한 하드웨어 가속기는 소프트웨어 쓰레드와 동기화되어 연산을 수행할 수 있으며 이미지 해상도와 압축률에 따라 다른 성능 향상을 보인다. 1080p 해상도 영상의 경우 17:1의 압축률에서 최대 79.11배의 성능 향상과 99fps의 throughput 속도를 보여준다.

• 전력전자학회논문지
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• 제16권6호
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• pp.577-586
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• 2011

본 논문에서 DC 마이크로그리드의 동작분석을 위한 하드웨어 시뮬레이터의 개발에 관해 기술하고 있다. 이 하드웨어 시뮬레이터는 분산전원으로 풍력발전, 태양광 발전, 연료전지를, 그리고 에너지저장으로 슈퍼커패시터, 배터리를 포함하고 있다. 또한 전체시스템의 에너지관리와 상태모니터링을 수행하는 중앙제어기를 포함하고 있어 이더넷을 기반으로 한 통신을 통해 각 분산전원과 에너지저장에 탑재된 하위제어기와 연계되어있다. 개발한 하드웨어 시뮬레이터는 실제 상황을 고려한 DC 마이크로그리드의 성능분석에 활용될 것으로 기대된다.