• Proceedings of the KIPE Conference
• /
• 2006.06a
• /
• pp.119-121
• /
• 2006

본 논문은 중 전력, 고 입력 전압응용에서 많이 이용되는 비대칭 하프브릿지 PWM DC-DC 컨버터의 다중 출력 구성을 위한 최적의 설계 방식을 제안한다. 제안된 방식은 기본 PWM에서 부하에 따른 연속전류동작모드(CCM)의 구간을 늘여, 제어되는 전원의 부하 변동이 크더라도, 다중출력 되어지는 전원의 정상상태 동작점의 변동이 크게 발생하지 않도록 한다. 제어되는 비대칭 하프브릿지(ASHB)의 부하에 따른 시비율 변화가 작아지면 경 부하에서 변압기에 인가되는 전압의 크기가 줄어들어 다중 출력 되어지는 단의 전체적인 전압 스트레스가 감소한다. 또한 제안된 방식의 비대칭 하프브릿지 회로는 기존의 1차 측 전류 비대칭성을 보상하여 보다 넓은 부하 영역에서 영전압 스위칭이 가능하며 스위칭 손실과 이에 의한 EMI가 감소하게 된다. 제안된 방식은 기존 하드웨어와 비교하여 그 성능을 검증하였다.

• The Transactions of the Korean Institute of Power Electronics
• /
• v.5 no.3
• /
• pp.221-228
• /
• 2000

본 논문에서는 전기·전자 장비의 활용이 확대되면서 더욱 더 관심이 고조되고 있는 전자파장해에 대하여 논하고자 한다. 기존 PWM 직류전원장치에서는 회로 소자 및 배치에 따른 기생소자와 갑작스런 전압/전류의 변화에 의해 전자파장해를 발생시킨다. 본 논문에서는 PWM 직류전원장치에서 발생하는 전자파장해의 특성을 고찰하고, 출력전압 조절에 큰 영향을 주지 않는 범위내에서 PWM 제어가 가능하면서 두 개의 고정된 스위칭주파수로 연속적으로 변조하는 Bi-FM 변조제어방식과 랜덤하게 변화하는 스위칭주파수 변조제어방식을 이용하여 전도잡음을 저감시킬 수 있는 변조방식을 논할 것이다. 또한 이들 변조 방식의 주파수 스펙트럼 특성을 비교·분석하여 설명하고, 제어기를 분석·설계하여 실험을 통하여 스위칭주파수와 그 고조파 주파수들의 측대역으로 전도잡음이 분산되고 전도잡음의 피크치가 감소됨을 확인하고자 한다.

• Proceedings of the KIPE Conference
• /
• 2014.07a
• /
• pp.179-180
• /
• 2014

서버용 전원장치는 경부하 조건에서의 효율이 점점 강조되고 있다. 이를 만족하기 위해 LLC 공진형 컨버터는 많이 사용되고 서버용 전원장치에서 요구되는 홀드-업 시간을 만족하기 위하여 넓은 입력 전압 범위에서 동작 가능하게 설계되어 있다. 이는 컨버터의 1차측 도통 손실과 턴-오프 스위칭 손실을 증가시켜 정상상태의 효율을 감소시킨다. 본 논문에서는 변압기의 보조 권선을 포함한 제어 회로를 통해 변압기의 인덕턴스를 변경하는 방식을 하프브리지 LLC 공진형 컨버터에 적용함으로써 정상 상태에서는 높은 자화인덕턴스를 적용하고 홀드-업 시간에서 낮은 자화인덕턴스를 적용하여 각각의 상태에서 요구되는 고효율과 최대 전압이득을 모두 만족 한다. 실험을 통해 제안된 방식의 유용성을 검증한다.

• Annual Conference of KIPS
• /
• 2012.11a
• /
• pp.40-41
• /
• 2012

친환경 에너지가 이슈가 되면서 버려지는 에너지를 유용하게 사용하는 에너지 수확기술에 대한 연구가 진행되고 있다. 특히 밀도가 낮은 에너지를 수집하여 저장하는 장치에 대한 연구가 활발하다. 하지만 대부분의 전원관리 회로가 수동적인 회로로 이루어져 있어 여러 상황에 대처하기에는 부족함이 있다. 본 논문은 저전력 마이크로프로세서를 이용하여 계속적으로 배터리 대용의 대용량 캐패시터의 전압을 점검, 관리하는 시스템을 제안하고자 한다. 이를 통하여 변화하는 환경에 맞추어 캐패시터의 전압 수준을 효과적으로 제어할 수 있을 것으로 예상한다.

• Proceedings of the KIEE Conference
• /
• 2011.07a
• /
• pp.1650-1651
• /
• 2011

본 논문에서는 가변안내표지판(VMS)용 멀티-채널 LED Driver IC를 설계 연구 하였다. 설계한 LED Driver IC의 채널 수는 96 채널을 기본으로 하여 여분의 64채널을 추가로 구성하였다. VDD는 동작 환경에 따라 사용할 수 있게 12V, 6V, 3.3V로 구성하였다. 각 채널당 전류는 20mA로 일정한 전류가 흐를 수 있도록 하였다. 온도 변화에 따른 전류 변화로 인한 LED 휘도특성 변화를 줄이기 위해 트랜지스터를 여러단으로 쌓아 회로를 구성하였으며 내부 회로에 PTAT과 Bandgap Reference를 이용하여 트랜지스터에 안정적인 전원이 공급될 수 있게 구성하였다. 본 논문에 사용된 공정은 동부 0.13um 공정으로 최대 3.3V까지 사용할 수 있지만 12V및 6V에도 사용할 수 있게 트랜스지터를 쌓는 회로를 구성하였다.

• Proceedings of the KIEE Conference
• /
• 2015.07a
• /
• pp.1016-1017
• /
• 2015

본 논문은 최근 에너지 절약의 중요성이 커지면서 많은 관심을 가지고 있는 1차측 제어(PSR : Primary Side Regulation) Flyback 컨버터에 관한 연구이다. 낮은 부하 상태에서의 전원장치의 전력변환 효율을 증가시키기 위해서는 전력손실회로의 제거 및 대체가 중요하다. 본 논문에서는 낮은 부하 상태에서 상대적으로 전력소모가 큰 2차측 제어회로를 제거하고 보조권선 전압에 반영된 출력전압의 정보를 검출, 보존하도록 하여 Flyback 컨버터의 제어기 구현이 가능하도록 하는 출력전압 정보 검출회로를 설계하였다. 회로의 설계 및 검증은 Magnachip 0.35um, 700V CMOS 공정을 이용하였다.

• The Journal of Korean Institute of Electromagnetic Engineering and Science
• /
• v.12 no.1
• /
• pp.65-70
• /
• 2001

This paper presents a Receiver MMIC for the CDMA terminal. The complete circuit is composed of Low Noise Amplifier, Down Conversion Mixer, Intermediate Frequency Amplifier and Bias circuit. The Bias circuit implementation, which allows for compensation for threshold voltage and power supply voltage variation are provided. The proposed topology has high linearity and low noise characteristics. Results of the designed circuit are as follows: Overall conversion gain is 28.5 dB, input IP3 of LNA is 8 dBm, input IP3 of down conversion mixer is 0 dBm and total DC current consumption is 22.1 mA.

• Journal of the Institute of Electronics Engineers of Korea SD
• /
• v.44 no.1
• /
• pp.28-35
• /
• 2007

In this paper, an ultra low voltage SRAM design method based on dual-boosted cell bias technique is described. For each read/write cycle, the wordline and cell power node of the selected SRAM cells are boosted into two different voltage levels. This enhances SNM(Static Noise Margin) to a sufficient amount without an increase of the cell size, even at sub 1-V supply voltage. It also improves the SRAM circuit speed owing to increase of the cell read-out current. The proposed design technique has been demonstrated through 0.8-V, 32K-byte SRAM macro design in a $0.18-{\mu}m$ CMOS technology. Compared to the conventional cell bias technique, the simulation confirms an 135 % enhancement of the cell SNM and a 31 % faster speed at 0.8-V supply voltage. This prototype chip shows an access time of 23 ns and a power dissipation of $125\;{\mu}W/Hz$.

• Journal of the Institute of Electronics Engineers of Korea SD
• /
• v.45 no.8
• /
• pp.44-47
• /
• 2008

In this paper, a new circuit is proposed to minimize the charging and discharging current mismatch in charge pump for UWB PLL application. By adding a common-gate and a common-source amplifier and building the feedback voltage regulator, the high driving charge pump currents are accomplished. The proposed circuit has a wide operation voltage range, which ensures its good performance under the low power supply. The circuit has been implemented in an IBM 0.13um CMOS technology with 1.2V power supply. To evaluate the design effectiveness, some comparisons have been conducted against other circuits in the literature.

• Journal of the Korea Academia-Industrial cooperation Society
• /
• v.10 no.2
• /
• pp.269-273
• /
• 2009

A voltage regulator can be used to reduce the effect of the power-supply noise on the control voltage of the VCO. An accurate analysis of the voltage regulator circuit is needed for the optimal design of the voltage regulator. This paper clarifies an inaccuracy in a recent paper on the replica-compensated regulator far supply-regulated PLLs: neglect of MOSFET parasitic capacitances. As a consequence, an improved analytical model is derived for the replica-compensated voltage regulator. The derived model is verified through circuit simulation. The voltage regulator has been fabricated in a standard $0.18{\mu}m$ 1P6M CMOS technology. The chip area is $1mm^2$.