• Proceedings of the KIPE Conference
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• 2013.07a
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• pp.43-44
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• 2013

정상분과 역상분의 전압이 존재하는 삼상 계통의 전압 불평형은 dq 변환에서 맥동전압 성분을 발생시킨다. 인버터의 동작을 위한 PLL의 위상 추적 능력은 맥동 전압에 의해 감소하게 된다. 정상분과 역상분의 분리를 통해 맥동 성분의 제거가 가능하지만 복잡한 PLL 구성을 갖는다. 본 연구는 불평형 상태에서 발생하는 dq 성분의 주파수가 기본파의 짝수 배만 존재하는 성질을 이용하여 comb 필터를 PLL 제어기에 적용하였다. 전압 불평형 및 고조파 성분에 대해서도 맥동 없는 dq 전압 획득이 가능하다. 기본 PLL 제어기에 단순 시간지연의 comb 필터로 견실한 PLL 제어기가 얻어진다. 제안된 PLL 제어기는 시뮬레이션으로 성능을 확인하였다.

• The Journal of Korean Institute of Electromagnetic Engineering and Science
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• v.13 no.1
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• pp.74-79
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• 2002

The EM(Engineering Model) VCO(Voltage Controlled Oscillator) is nonlinear designed for LO(Local Oscillator) of Ka-band satellite transponder. The microstripline coupled with dielectric resonator is implemented as a high impedance inverter to improve the phase noise, and the quality factor of resonant circuit can be transferred to active device with the enhanced loaded quality factor. The developed VCO has the oscillating tuning range of 9.7965~9.8032 GHz for the control voltage range of 0~12 V. This VCO requires the DC power of 8 V and 17 mA. The phase noise characteristics are -96.51 dBc/Hz @10 KHz and -116.5 dBc/Hz @100 KHz, respectively. And, the output power of 7.33 dBm is measured.

• Proceedings of the KIPE Conference
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• 2008.10a
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• pp.97-99
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• 2008

계통 연계 인버터 제어 시 계통 전압과 동상인 계통 전류를 공급해주기 위해, 계통 전압의 위상 값을 알아내야 한다. 계통 전압에 고조파가 존재하지 않을 시에 이 위상값은 정확하지만, 고조파 존재 시에 위상 값은 오차가 생긴다. 이 오차는 동기 좌표계 PI 제어기의 지령치에 기본파 외의 고조파를 함유하게 만든다. 그 결과, 계통에 공급하는 계통 전류에 고조파를 함유하게 만든다. 본 논문은 3차 필터를 이용하여 고조파가 존재하는 3상 계통 전압에도 불구하고 기본파의 위상 값만을 추출해내는 PLL을 설계한다. 주파수 응답 이론에 근거하여 해석적으로 필터 변수를 정하며, 이를 검증하기 위하여 모의 실험을 수행한다.

• Journal of the Institute of Electronics Engineers of Korea TC
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• v.45 no.7
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• pp.77-80
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• 2008

In this paper, low phase noise VCO using novel compact microstrip spiral resonator is proposed. A spiral resonator has super compact dimension, low insertion losses in the passband and high level of rejection in the stopband with sharp cutoff and a large coupling coefficient value, which makes a high Q value, and has reduced the phase noise. To increase the tuning range of VCO, varactor diode has been connected at the tunable negative resistance in VCO. This VCO has presented the oscillation frequency of $5.686{\sim}5.841GHz$, harmonics -29.83 dBc and phase noise of $-115.16{\sim}-115.17dBc/Hz$ at the offset frequency of 100 KHz.

• Proceedings of the KIPE Conference
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• 2014.07a
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• pp.163-164
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• 2014

본 논문에서는 능동 클램프 회로를 이용한 위상천이 풀-브리지 컨버터(Phase-shift Full-Bridge Converter)의 스위치 제어 방법을 제안한다. 기존의 위상천이 풀-브리지 컨버터는 2차측 정류 스위치에서 스파이크 전압이 발생하며, 순환 전류(Circulating current)로 인한 도통 손실이 발생하는 단점을 지닌다. 위의 문제를 극복하는 회로로서 2차 측에 능동 클램프 회로를 적용하는 방법이 연구되었다. 하지만, 낮은 부하에서 클램프 커패시터의 전압이 상승하여, 2차 측 소자의 전압 스트레스가 증가하고, EMI 문제가 발생되는 단점을 지닌다. 본 논문에서는 위상천이 풀-브리지 컨버터의 2차 측에 능동 클램프 회로 및 동기 정류 스위치(Synchronous rectifier switch)를 적용하여, 클램프 커패시터의 전압 상승을 억제하는 해결 방안을 제시하며, 능동 클램프 회로의 스위치 제어 방법을 제안한다. 또한, 회로의 구조, 동작 원리 및 스위치 제어 방법을 설명하고, 모의 실험을 수행하여 타당성을 검증한다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.22 no.8
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• pp.1068-1075
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• 2018

In this paper, a novel PLL has been proposed that reduces the size of the loop filter while suppressing spur by using a VCO with two inputs. Through the stability analysis according to the operating status, the PLL is designed to operate stably after the phase fixing. The capacitor of loop filter usually occupies larger area of PLL. It is a VCO that can reduce the size of the loop filter by increasing the effective capacitance of the capacitor through the simultaneous charge and discharge operation by two charge pumps and has two signals operating in opposite phases. The settling time of set to $80{\mu}s$ approximately by using a LSI(Locking Status Indicator) indicating the phase locking status. The proposed PLL is designed using a supply voltage of 1.8V and a $0.18{\mu}m$ CMOS process.

• Proceedings of the KIPE Conference
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• 2012.07a
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• pp.183-184
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• 2012

본 논문에서는 출력 인덕터 리플과 2차 측 정류기의 공진 전압을 저감할 수 있는 다중 위상천이 풀 브리지 컨버터를 제안한다. 제안된 회로는 총 8개의 스위치가 사용되며, 각 4개의 스위치가 하나의 위상천이 풀 브리지 인버터 부를 구성하는 구조이다. 기존 위상천이 풀 브리지 컨버터의 경우, 진상레그와 지상레그의 위상차이를 조절하여 출력전압을 제어하는데 반해, 제안된 회로는 진상레그와 지상레그의 위상차이 뿐만 아니라 각 풀 브리지 인버터 부의 위상차이를 동시에 조절하여 출력전압을 제어하는 것이 특징이다. 이를 통하여 제안회로는 출력 인덕터 전류 리플 및 2차 측정류기의 공진 전압을 크게 저감시킬 수 있어 고 효율화에 유리하다. 본 논문에서는 제안된 회로의 이론적 해석 및 PSIM 모의실험을 수행하며, 450W급 시작품을 제작하여 제안회로의 타당성을 검증하였다.

• The Journal of Korean Institute of Electromagnetic Engineering and Science
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• v.20 no.9
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• pp.961-966
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• 2009

In this paper, a novel voltage-controlled oscillator(VCO) using the metamaterial broadside coupled spiral resonators(BC-DSRs) is presented for reducing the phase noise. For reducing of the phase noise, the series spiral structures have been applied for the signal plane and ground plane at each in order to have the large coupling. Compared with the conventional VCO, the proposed VCO has the larger coupling coefficient constant, which makes a higher Q-factor and has reduced the phase noise of the VCO. The proposed VCO has the phase noise of $-121{\sim}-117.16\;dBc$/Hz at 100 kHz in the tuning range, $5.749{\sim}5.853\;GHz$. The figure of merit(FOM) of this VCO is $-198.45{\sim}-194.77\;dBc$/Hz at 100 Hz in the same tuning range, respectively.

• Journal of the Institute of Electronics and Information Engineers
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• v.51 no.6
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• pp.63-70
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• 2014

A low-N phase-locked loop clock generator with frequency multiplier is proposed to improve phase noise characteristic. Delay-variance voltage converter (DVVC) generates output voltages according to the delay variance of delay stages in voltage controlled oscillator. The output voltages of average circuit with the output voltages of DVVC are applied to the delay stages in VCO to reduce jitter. The HSPICE simulation of the proposed phase-locked loop clock generator with a $0.18{\mu}m$ CMOS process shows an 11.3 ps of peak-to-peak jitter.

• Proceedings of the KIPE Conference
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• 2018.07a
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• pp.150-152
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• 2018

계통 사고 시 계통연계형 인버터에 대한 각국의 계통 규정(Grid Code)이 더욱 엄격해 지고 있다. 계통 규정은 특히, 계통 내 저전압 사고로 인한 인버터 운전계속성(Low Voltage Ride Through, LVRT)뿐만 아니라 0 전압 사고 시 운전계속성(Zero Voltage Ride Through, ZVRT)을 통해 인버터가 계통 안정화에 기여할 것을 요구하고 있다. 계통연계형 인버터는 계통전압과 인버터 출력 위상을 일치시키는 PLL제어가 적용되며 본 논문에서는 위상 추종이 어려운 0 전압 상황에서도 안정적인 위상 추종 및 인버터 출력이 가능한 PLL 방법을 제안한다. 단상 인버터에 Notch filter-PLL, APF를 이용한 dq-PLL, 및 SOGI-PLL(Second-order Generalized Intergrator)을 적용하고 독일, 미국, 및 일본의 0 전압 상황에 대해 시뮬레이션과 실험을 진행하여 제안한 PLL 기법의 ZVRT 유효성을 확인하였다.