• Proceedings of the KIPE Conference
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• 2014.07a
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• pp.552-553
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• 2014

본 논문은 인버터 독립운전모드에서의 출력 전압 제어 방식을 다루고있다. 본 논문은 계통 연계 모드와 독립 운전 모드간의 모드 절환이 가능한 계통 연계형 인버터 출력단에 비선형 불평형 부하 연결시 발생하는 출력전압 왜곡현상에 대처하기위해 기존에 주로 사용되는 PI 제어를 이용한 방식을 대신해 고정좌 좌표계 또는 abc natural 프레임 하에서 사용되는 PR 제어를 사용하여 고조파 보상을 수행하였으며 추가적으로 계통 연계 모드시 외부 PR 출력 전류 루프와 내부 PR 출력 전압 루프를 가지는 제어기를 제안하였고 이러한 제어 방식이 계통 연계 모드의 출력 전압 THD 성능개선에 효과적임과 동시에 또한 모드 변환시의 동특성을 좀더 개선할 수 있다는 점을 입증하였다.

• Proceedings of the Korea Society for Energy Engineering kosee Conference
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• 1993.11a
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• pp.73-77
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• 1993

박막모델을 사용하여 연료전지 성능에 영향을 주는 여러 인자들에 대해 전압과 전류의 관계를 모사 하여 비교하였다. 또한 단위전지에 대해 제어루프를 구성함으로서 전극성능 모델식을 이용한 연료전지의 제어 가능성을 확인하였다. 확산계수가 증가할수록 그리고 전극두께가 얇고 전극의 세공반경이 클수록 전극성능은 증가하였다. 단위전지의 제어를 위해서 양극과 음극의 반응기체 유속을 조절할 수 있는 압력에 대해 설정치 변화와 외란의 변화에 대한 제어모사를 행한 결과 각 전극의 압력이 설정점에 빠르게 수령하여 연료전지의 효과적인 제어가 가능함을 검증하였다.

• Proceedings of the KIPE Conference
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• 1999.07a
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• pp.581-584
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• 1999

본 논문에서는 12펄스 위상제어 정류기 및 수동 필터와 능동필터로 구성된 KCCH 싸이클로트론 전자석용 고정밀, 고안정 전류 전원장치를 위한 각 구성 부분의 제어 및 설계 특징은 다음과 같다. 12펄스 싸이리스터 컨버터의 출력전압 제어를 위하여 아날로그 phase-locked oscillator 점호방식과 함께 부하에 비해 빠른 동특성을 가지는 내부 전압제어 루프를 구성하여, 입력전원과 변압기의 불평형에 의해 발생하는 저차고조파를 줄어들게 하였다. LC 수동필터와 MOSFET으로 구성된 능동필터를 직렬로 연결하여 출력전압 리플을 허용치 이하로 낮추었다. 12펄스 컨버터 출력전압 리플의 최대 peak-to-peak값이 0.1% 이하가 되도록 수동필터 값을 설계하였으며 설계과정을 제시하였다. 16bit D/A와 A/D에 의해 디지털로 제어되는 pass bank MOSFET 레귤레이터는 출력리플의 slow drift 제어와 설정치 값의 정확한 제어를 가능하게 한다. 또한 MOSFET는 전압 구동형 소자이며 turn-on 전류 도통 시에 양의 저항계수를 갖기 때문에, 첫째 전류 구동소자에 비해 간단한 구동회로를 가지며, 둘째 소자의 병렬 연결이 용이하다는 이점을 갖는다. 본 논문에서는 전류 전원장치 각 부분의 설계에 대하여 상세한 설계결과를 제시하며, 실험결과를 통하여 제안된 설계방식의 우수한 정적 및 동적 특성을 입증한다.

• Proceedings of the KIPE Conference
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• 2017.07a
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• pp.441-442
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• 2017

본 논문에서는 계통연계 인버터가 액티프 파워 필터로 동작할 때 비선형부하에 의해 발생하는 고조파를 보상하는 제어기 설계에 대해 다룬다. 고조파 보상 기능을 포함하는 계통연계형 인버터의 제어기는 PR제어기 기반의 멀티루프 전류제어기를 사용한다. 각각의 제어기는 시스템 특성 및 안정도를 고려하여 설계되고 시뮬레이션 및 실험으로 타당성을 입증한다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.46 no.2
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• pp.71-77
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• 2009

A novel phase-locked loop(PLL) architecture with multiple charge pumps for fast locking has been proposed. The proposed PLL has three charge pumps. The effective capacitance and resistance of the loop filter can be scaled up/down according to the locking status by controlling the direction and magnitude of each charge pump current. The fast locking PLL that changes its loop bandwidth through controlling charge pumps depending on locking status has been designed. The capacitor usually occupying the larger portion of the chip is also minimized with the proposed scheme. Therefore, the PLL size of $990{\mu}m\;{\times}\;670{\mu}m$ including resistors and capacitors at the bandwidth of 29.9KHz has been achieved. It has been fabricated with 3.3V $0.35{\mu}m$ CMOS process. The locking time is less than $6{\mu}s$ with the measured phase noise of -90.45dBc/Hz @1MHz at 851.2MHz output frequency.

• Proceedings of the KIPE Conference
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• 2011.07a
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• pp.415-416
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• 2011

본 논문은 계통연계형 전력변환 장치의 폐루프 제어에 이용되는 전류센서의 고장진단 및 허용운전 기법을 제안한다. 전류 센서에 고장이 발생하면, 정확한 출력전력제어가 불가능해져 품질이 저하될 뿐만 아니라 이에 대한 허용운전이 이루어지지 않으면 전체시스템의 운전을 중지해야 한다. 따라서 실시간 고장진단 및 허용운전 기법이 필요하다. 제안한 기법은 측정된 값과 추정 값의 비교를 통해 고장진단을 하고, 고장발생시 정상 센서에서 측정된 전류 값을 이용하여 허용운전을 한다. 10kW급 3병렬 전력 변환 시스템을 모의한 시뮬레이션을 통해 제안한 기법의 성능을 검증하였다.

• Proceedings of the KIPE Conference
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• 2011.07a
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• pp.208-209
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• 2011

본 논문은 SRM의 센서리스 속도제어를 위한 슬라이딩 모드 자속관측기법을 적용하고, 동일한 센서리스 추정방식으로 초기 기동에서 센서리스 영역까지의 천이 구간에서 오픈루프 속도리플을 억제할 수 있는 방식을 제안한다. 제안된 방식에서 센서리스 위치추정은 슬라이딩으로 자속관측기를 적용하고 있지만, 자속 계산에서 위치오차를 감소하기 위한 오차 성분을 고려하였으며, 특히 초기기동에서 동일한 관측기와 계산된 자속의 오차 성분으로 오픈루프 상태에서의 전류제어를 수행함으로써 천이구간에서의 속도리플을 억제할 수 있다. 제안된 방식은 컴퓨터 시뮬레이션을 통하여 타당성을 검증하였다.

• The Journal of Korea Institute of Information, Electronics, and Communication Technology
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• v.14 no.1
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• pp.37-42
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• 2021

This paper presents a jitter and phase noise characteristic improved phase-locked loop (PLL) with loop filter voltage detector(LFVD) and frequency voltage converter(FVC). Loop filter output voltage variation is determined through a circuit made of resistor and capacitor. The output signal of a small RC time constant circuit is almost the same as to loop filter output voltage. The output signal of a large RC time constant circuit is the average value of loop filter output voltage and becomes a reference voltage to the added LFVD. The LFVD output controls the current magnitude of sub-charge pump. When the loop filter output voltage increases, LFVD decreases the loop filter output voltage. When the loop filter output voltage decreases, LFVD increases the loop filter output voltage. In addition, FVC also improves the phase noise characteristic by reducing the loop filter output voltage variation. The proposed PLL with LFVD and FVC is designed in a 0.18um CMOS process with 1.8V power voltage. Simulation results show 0.854ps jitter and 30㎲ locking time.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.9 no.2
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• pp.301-306
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• 2005

In this paper, a gain-boosting charge pump(CP) and a latch type voltage controlled oscillato.(VCO) with voltage controlled resistor(VCR) were proposed. The gain-boosting CP achieves good .current matching of less than 11$mu$V voltage difference between 43$mu$V and 32$mu$V in its output range from 0.8V to 2.3V. The VCO with VCR shows good linear characteristics over the range from 1V to 3V. The fabricated VCO exhibits -108dBc/Hz phase noise at a 100kHz and is comparable to that of the integrated LC-tank oscillator. The phase locked loop(PLL) with new circuits was simulated in a 0.35$mu$m CMOS process and showed 150$mu$s locking time.

• Journal of the Korean Institute of Illuminating and Electrical Installation Engineers
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• v.19 no.7
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• pp.113-121
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• 2005

In this paper, a constant output power supply system for ozonizer is proposed to remove the noise of ozonizer and control the output of ozonizer using feedback control. The proposed system is based on the rouble control loop such as the outer voltage control loop and inner current control loop. In the proposed system overshoots and oscillations due to the computation time-delay are compensated by explicit incorporation of the time-delay in the current control loop transfer function. The inner current control loop is adopted by an internal model controller. The internal model controller is designed to a second order deadbeat reference-to-output response which means that its response reaches the reference in two sampling time including computational time-delays. The outer voltage control loop employing P-Resonance controller is proposed. The resonance controller has an infinite gain at resonant frequency, and the resonant frequency is set to the fundamental frequency of the reference voltage in this paper. Thus the outer voltage control loop causes no steady state error as regard to both magnitude and phase. The effectiveness of the proposed control system has been verified by the experimental results.