• 전자통신동향분석
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• 제28권2호
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• pp.86-96
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• 2013

본고에서는, 국내외 대기전력 감소 프로그램 소개를 통해서 스마트 가전 시장의 대기전력 요구사항을 살펴보고, 해당 요구사항을 만족시키기 위한 기술 동향을 분석하고, 장기적인 스마트 가전 소모전력 감소를 위한 기술 방향을 제시하였다. 대기전력 감소 프로그램을 만족하기 위해서는, 전력반도체를 통한 수동대기 상태의 소모전력 감소 기술과 능동대기 상태의 소모전력 감소 기술개발이 동시에 추진되어야 한다. 더불어, 대학 및 연구소를 통한 장기적 지속적인 원천기술 확보와 기업들의 실험적 접근을 제공하는 인프라 구축의 동반 전략과, 더욱 강력한 대기전력 감소 프로그램의 실행을 통해 기술개발의 필요성을 폭넓게 증대시키는 전략적 접근이 바람직하다.

• 디지털콘텐츠학회 논문지
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• 제14권1호
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• pp.59-64
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• 2013

본 논문에서는 태스크에 따른 저전력 알고리즘을 제안하였다. 태스크는 시스템의 작업 수행에 필요한 프로세서의 내부와 외부의 자원을 의미한다. 태스크에 따라 저전력 회로를 구현하기 위해서는 각각의 태스크에 대한 생존시간과 호출횟수를 분석한다. 회로 전체의 소모 전력을 감소하기위해서는 소모 전력이 가장 높은 태스크의 소모 전력을 우선 줄여 저전력 회로를 구현할 수 있다. 따라서 소모 전력이 최대인 태스크를 우선 선별하여야 한다. 소모 전력이 최대인 태스크는 태스크의 생존시간과 호출횟수를 고려하여 순위를 선정한다. 태스크의 생존시간이 길면서 호출횟수가 많은 태스크의 경우 가장 큰 소모 전력을 발생시키는 태스크이므로 소모 전력을 감소시킬 최우선 순위가 된다. 소모 전력이 최대인 태스크로부터 생존 시간과 호출횟수를 이용하여 저전력 회로로 구현하기 위한 주파수를 결정하여 회로 전체의 소모 전력을 감소시킨다. 또한, 생존 시작 시간에서 생존 마지막 시간까지 계속해서 최소의 소모 전력으로 태스크를 유지시켜 전체 소모 전력을 감소시킨다. 실험 결과 [7] 알고리즘에 비해 5.43%의 전력 소모가 감소된 결과를 나타내었다.

• 한국콘텐츠학회논문지
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• 제6권8호
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• pp.1-7
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• 2006

본 논문에서는 휴대인터넷 단말기의 전력소모를 최소화하여 Wibro 서비스를 제공받은 단말기의 사용시간을 증가시킬 수 있는 방안을 제안한다. 이에 Wibro 시스템의 전력소비량을 분석하였고 분석된 결과를 바탕으로 전력소모량을 감소시킬 수 있는 방안을 제시하였다. 제안된 시스템은 Symbol의 pilot수를 제어하여 단말기의 전력소모를 개선하는 방법으로 시뮬레이션을 통하여 성능을 분석하였다. 성능분석결과 제안된 방식을 사용하면 pilot수를 일정하게 보내는 기존의 시스템에 비하여 Symbol 당 pilot 수가 10% 감소하면 0.48dBm, 20% 감소하면 0.95dBm의 CINR을 감소시켜 단말기의 전력소비량을 감소시킬 수 있는 것으로 분석되었다.

• 한국정보과학회논문지:시스템및이론
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• 제26권10호
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• pp.1275-1283
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• 1999

본 논문은 CMOS 디지털 회로에서의 전력 소모의 주원인인 신호의 천이중에서 회로의 동작에 직접적인 영향을 미치지 않는 불필요한 신호의 천이인 글리치를 줄이기 위한 효율적인 알고리즘을 제시한다. 제안된 알고리즘은 회로의 지연 증가 없이 게이트 사이징과 버퍼 삽입에 의해 경로 균등(path balancing)을 이룸으로써 글리치를 감소시킨다. 경로 균등화를 위하여 먼저 게이트 사이징을 통해 글리치의 감소와 동시에, 게이트 크기의 최적화를 통해 회로 전체의 캐패시턴스까지 줄일 수 있으며, 게이트 사이징 만으로 경로 균등화가 이루어지지 않을 경우 버퍼 삽입으로 경로 균등화를 이루게 된다. 버퍼 자체에 의한 전력 소모 증가보다 글리치 감소에 의한 전력 감소가 큰 버퍼를 선택하여 삽입한다. 이때 버퍼 삽입에 의한 전력 감소는 다른 버퍼의 삽입 상태에 따라 크게 달라질 수 있어 ILP (Integer Linear Program)를 이용하여 적은 버퍼 삽입으로 전력 감소를 최대화 할 수 있는 저전력 설계 시스템을 구현하였다. 제안된 알고리즘은 LGSynth91 벤치마크 회로에 대한 테스트 결과 회로의 지연 증가 없이 평균적으로 30.4%의 전력 감소를 얻을 수 있었다.Abstract This paper presents an efficient algorithm for reducing glitches caused by spurious transitions in CMOS logic circuits. The proposed algorithm reduces glitches by achieving path balancing through gate sizing and buffer insertion. The gate sizing technique reduces not only glitches but also effective capacitance in the circuit. In the proposed algorithm, the buffers are inserted between the gates where power reduction achieved by glitch reduction is larger than the additional power consumed by the inserted buffers. To determine the location of buffer insertion, ILP (Integer Linear Program) has been employed in the proposed system. The proposed algorithm has been tested on LGSynth91 benchmark circuits. Experimental results show an average of 30.4% power reduction.

• 한국정보통신학회논문지
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• 제11권1호
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• pp.83-88
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• 2007

MOSFET 트랜지스터의 전기적인 특성 변화에 따른 Class-E RF 전력 증폭기의 신뢰성 특성을 분석하였다. Class-E 전력 증폭기에서 MOSFET는 높은 효율을 얻기 위해 스위치로 동작하며, 이로 인해 MOSFET가 off 되었을 때 드레인 단자에 높은 전압 신호가 발생한다. 회로가 동작함에 따라 높은 전압의 스트레스로 인하여 MOSFET의 문턱 전압은 증가하고 전자의 이동도는 감소하여 MOSFET의 드레인 전류는 감소하게 된다. Class-E 전력 증폭기에서 MOSFET의 전류가 감소하면 전력 효율 및 출력 전력은 감소하게 된다. 그러나 class-E 전력증폭기에서 작은 부하 인덕터를 사용할 경우 큰 인덕터를 사용하는 경우에 비 해 신뢰성 특성을 향상시킬 수 있다. 1mH의 부하 인덕터를 사용한 경우 $10^{7}$초 후에 드레인 전류는 46.3%가 감소하였으며, 전력 효율은 58%에서 36%로 감소하였다. 그러나 1nH의 부하 인덕터를 사용한 경우 드레인 전류는 8.89%, 전력 효율 59%에서 55%로 감소하여 우수한 신뢰성 특성을 보여주었다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2020년도 전력전자학술대회
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• pp.175-177
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• 2020

본 논문은 부하의 유동성이 큰 철도 시스템의 특성으로 발생하는 전력 불평형을 개선하기 위해 전력보상장치의 전력품질 및 안정도 향상을 위한 기법을 제안하였다. 철도 부하의 경우 3상의 전력을 공급받아 스코트 변압기를 통해 2개의 단상 선로 M, T상에 공급해주는 형식으로 이때 2개의 단상 측에서 서로 다른 부하가 발생할 경우 3상측에서 불평형이 발생한다. 스위칭 과정에서 발생하는 전력손실 감소를 위해 600Hz의 낮은 스위치 주파수를 이용하며, 전력품질 및 안정도 향상을 위해 12kHz의 샘플링 주파수를 이용하여 샘플링과 제어간의 오차를 감소시켰으며, 빠른 응답성을 갖는 모델예측제어를 제안하였다. 위와 같은 내용을 실험을 통해 전력보상장치의 전류 불평형률을 4.46%까지 감소시켰으며, 불평형을 60Hz 한주기 내에 해결하는 빠른 응답성을 검증하였다.

• 대한전자공학회논문지SD
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• 제39권8호
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• pp.42-45
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• 2002

낮은 전력선 잡음과 피드쓰루 전류를 갖는 저전력 SDRAM 출력 버퍼가 소개된다. 다수의 I/O를 갖는 SDRAM 출력 버퍼에 있어서, 제안된 언더슈트 방지 회로를 통하여, 피드쓰루 전류의 감소뿐 아니라, 전력소모의 감소가 가능하다. 효율적인 피드백 방법을 사용한 풀다운 드라이버를 사용하여, 접지선 잡음을 감소시킬 수 있다. 기존의 회로에 비하여 접지선 잡음은 66.3%, 순간 전력소모는 27.5%, 평균 전력 소모는 11.4% 감소되었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.63-66
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• 1998

MC-CDMA(Multi-Carrier Code Division Multiple Access) 시스템에서 전송 신호의 피크 전력 대 평균 전력(Peak-to-Average Power: PAP)율을 낮추는 방안을 제시한다. 확산 코드에 의해 결정된 각 부 캐리어의 위상 오프셋은 전송 신호의 복소 포락선 형성에 영향을 주게 되어 전송 신호의 PAP 율을 결정하게 된다. 따라서 각 부 캐리어의 위상 오프셋을 적절히 조정함으로써 PAP율을 낮출수 있다. 본 논문에서는 PAP 율을 감소시키는 부 캐리어 위상 오프셋 코드의 한 예를 제시하며, 모의 실험을 통하여 전송신호의 크기 분포 특성과 PAP 율의 감소를 확인한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.971-974
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• 2003

본 논문은 DI(delay insensitive) 지연 모델을 적용한 비동기 회로의 데이터 전송시 발생되는 신호 천이의 수를 감소시키기 위한 새로운 데이터 인코딩 기법과 신호 천이 방법을 제시한다. DI 지연 모델을 적용한 비동기 시스템은 배선 지연에 관계없이 동작이 필요한 모듈에만 데이터와 핸드쉐이크를 위한 이벤트 신호를 전송하는 장점을 갖는다. 그러나 신호의 유효성과 동작 완료 검출을 위해 듀얼레일 데이터 인코딩이 필요하며 이는 비동기 회로의 크기를 증가시키고 이로 인해 전력 소비가 증가한다. 전력 소비를 감소시키기 위해 신호 천이의 수를 줄여야 하며, 본 논문에서는 제안한 신호 천이 기법을 적용하여 실험적으로 약 21%의 전력 소비 감소 결과를 얻었다.

• 한국전자통신학회논문지
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• 제2권3호
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• pp.174-179
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• 2007

본 논문에서는 유전자 알고리듬을 이용하여 전력, 면적, 속도를 고려한 저전력 모듈 선택을 제안한다. 제안한 알고리듬은 최적의 모듈 선택을 통해서 전력 소모를 최소화 할 수 있다. 비교 실험에서는 최적 모듈 선택을 고려한 알고리듬은 최대 전력 감소량은 26.9 %를 얻을 수 있었고, 반면에 최소 전력 감소량은 9.0% 얻었다. 모든 벤치마크 평균 전력 감소량은 15.525%가 되었다.