• 한국정보통신학회논문지
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• 제8권8호
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• pp.1705-1712
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• 2004

본 논문에서는 5.25GHz 저잡음 증폭기(LNA)에 대해 전압이득, 잡음지수 및 입력 임피던스를 측정할 수 있는 새로운 형태의 저가 고주파 BIST(Built-In Self-Test, 자체내부검사)회로 설계 및 검사 기술을 제안한다. 이러한 BIST 회로는 0.18$\mu\textrm{m}$ SiGe 공정으로 제작되어 있다. 이러한 접근방법은 입력 임피던스 정합과 출력 전압 측정원리를 이용한다. 본 논문에서 제안하는 방법은 측정이 간단하고 비용이 저렴하다는 장점이 있다. BIST 회로가 차지하는 면적은 LNA가 차지하는 전체면적의 약 18%에 불과하다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 춘계학술대회
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• pp.824-825
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• 2015

본 논문은 차량 레이더용 24-GHz/77-GHz 이중 대역 CMOS 저 잡음 증폭기를 제안한다. 이러한 회로는 1.8볼트 전원에서 동작하며, 저 전압 전원 공급에서도 높은 전압 이득과 낮은 잡음지수를 가지도록 설계하였다. 제안한 회로는 TSMC $0.13-{\mu}m$ 혼성신호/고주파 CMOS 공정($f_T/f_{MAX}=120/140GHz$)으로 설계되어 있다. 전체 칩 면적을 줄이기 위해 가능한한 많은 부분에 실제 수동형 인덕터 대신 전송선을 이용하였다. 제안한 회로는 최근 발표된 연구결과에 비해 높은 전압 이득, 낮은 잡음지수 및 작은 칩 크기 특성을 보였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2016년도 춘계학술대회
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• pp.702-703
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• 2016

본 논문은 차량 단거리 레이더용 고 이득 24-GHz CMOS 저 잡음 증폭기를 제안한다. 이러한 회로는 1.8볼트 전원에서 동작하며, 저 전압 전원 공급에서도 높은 전압 이득과 낮은 잡음지수를 가지도록 설계하였다. 제안한 회로는 TSMC $0.13-{\mu}m$ 혼성신호/고주파 CMOS 공정($f_T/f_{MAX}=120/140GHz$)으로 설계되어 있다. 제안한 회로는 최근 발표된 연구결과에 비해 높은 전압이득 및 낮은 잡음지수 특성을 보였다.

• 한국위성정보통신학회논문지
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• 제5권1호
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• pp.17-21
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• 2010

본 연구에서는 초 광대역에서 적용 가능한 저위상 잡음 PLL의 구조개선, 회로 보완, 설계 및 구현 방법 개선 등을 통해 초 광대역에서 저위상 잡음 특성을 갖는 PLL을 분석하고 성능 요구 규격을 만족하는 PLL 구현에 대해 소개하였다. 먼저 에질런트사의 ADS(Advanced Designed System)를 이용한 시뮬레이션을 통해 초 광대역 시스템용 PLL의 파워 특성, 위상잡음, 하모닉 특성 등을 분석하였고 분석 결과를 요구 규격과 비교하였다. 이를 토대로 저위상 잡음을 갖는 PLL을 구현하였다. 성능 측정결과를 통해 제시한 요구 규격을 만족 시키는 PLL의 구현을 확인하였다. 본 PLL은 초 광대역을 사용하는 서비스의 트랜시버에 유용하게 쓰일 것이다.

• 한국전자파학회논문지
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• 제29권5호
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• pp.393-396
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• 2018

본 논문은 65-nm 저전력 CMOS 공정을 이용해 94 GHz 대역 저잡음 증폭기를 설계한 결과를 제시한다. 설계한 저잡음 증폭기는 4단 차동 공통소스 구조를 가지며, 트랜스포머를 사용해 각 단 및 입출력 임피던스 정합 회로를 구성했다. 제작한 저잡음 증폭기는 94 GHz에서 최대 전력 이득 25 dB을 보이며, 3-dB 대역폭은 5.5 GHz이다. 제작한 칩의 면적은 패드를 포함해 $0.3mm^2$이며, 1.2 V 공급 전원에서 46 mW의 전력을 소비한다.

• 한국컴퓨터산업학회논문지
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• 제4권4호
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• pp.433-442
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• 2003

통신 시스템의 성능은 여러 가지 요구 조건을 고려하여 측정되어져야 한다. 이러한 목적으로 잡음 발생기는 주어진 특성을 갖는 잡음 신호를 생성하는데 사용되어진다. 최근의 연구에서 잡음 모델이 복잡한 PSD를 갖는 경우 DCT를 이용한 잡음 발생기가 기존의 잡음 발생기보다 우수한 성능을 보였다. 본 논문에서는 DCT 기반 잡음 발생기에서 DCT를 제외한 회로의 면적을 줄일 수 있는 구조와 전력을 최소화시킬 수 있는 구조를 제안한다. 모의실험에서 면적을 최소화하기 위한 구조는 61-64%의 면적을 줄였으며, 전력을 고려한 구조에서는 88-89%정도의 전력소모를 감소를 예측할 수 있다.

• 대한전자공학회논문지SD
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• 제41권11호
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• pp.21-27
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• 2004

본 논문에서는 60 GHz 무선 LAN(wireless local area network) 응용을 위해 0.1 ㎛ Γ-gate pseudomorphic high electron mobility transistor(PHEMT)를 이용하여 V-band용 millimeter-wave monolithic integrated circuit(MIMIC) 저잡음 증폭기를 설계 및 제작하였다. 본 연구에서 개발한 PHEMT의 DC 특성으로 드레인 포화 전류 밀도(Idss)는 450 mA/mm, 최대 전달컨덕턴스(gm, max)는 363.6 mS/mm를 얻었으며, RF 특성으로 전류이득 차단주파수(fT)는 113 GHz, 최대 공진 주파수(fmax)는 180 GHz의 성능을 나타내었다. V-band MIMIC 저잡음 증폭기의 개발을 위해 PHEMT의 비선형 모델과 CPW 라이브러리를 구축하였으며, 이를 이용하여 V-band MIMIC 저잡음 증폭기를 설계하였다. 설계된 V-band MIMIC 저잡음 증폭기는 본 연구에서 개발된 PHEMT 기반의 MIMIC 공정을 이용해 제작되었으며, V-band MIMIC 저잡음 증폭기의 측정결과, 60 GHz에서 S21이득은 21.3 dB, 입력반사계수는 -10.6 dB 그리고 62.5 GHz에서 출력반사계수는 -29.7 dB의 특성을 나타내었다. V-band MIMIC 저잡음 증폭기의 잡음지수 측정결과, 60 GHz에서 4.23 dB의 특성을 나타내었다.

• 한국항해항만학회지
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• 제28권3호
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• pp.213-219
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• 2004

본 논문에서는 1,452∼l,492 MHz L-Band 대역의 위성 DAB 수신기를 위한 저잡음증폭기를 입ㆍ출력 반사계수와 전압정재파비를 개선하기 위하여 평형증폭기 형태로 설계 및 제작하였다. 저 잡음증폭기는 GaAs FET소자인 ATF-10136을 사용한 저 잡음증폭단과 MMIC 소자인 VNA-25을 사용한 이득증폭단을 하이브리드 방식으로 구성하였으며, 최적의 바이어스를 인가하기 위하여 능동 바이어스 회로를 사용하였다. 적용된 능동 바이어스 회로는 소자의 펀치오프전압($V_P$)과 포화드래인 전류($I_{DSS}$)의 변화에 따라 주어진 바이어스 조건을 만족시키기 위해 소스 저항과 드래인 저항의 조절이 필요없다. 즉, 능동 바이어스 회로는 요구된 드래인 전류와 전압을 공급하기 위해 게이트-소스 전압($V_{gs}$)을 자동적으로 조절한다. 저잡음증폭기는 바이어스 회로와 RF 회로를 FR-4기판 위에 제작하였고, 알류미늄 기구물에 장착하였다. 제작된 저잡음증폭기는 이득 32 dB, 이득평탄도 0.2 dB, 0,95 dB 이하의 잡음지수, 입ㆍ출력 전압정재파비는 각각 1.28, 1.43이고, $P_{1dB}$ 는 13 dBm으로 측정되었다.

• 전자공학회논문지D
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• 제36D권9호
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• pp.13-20
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• 1999

위성통신용 30GHz대 저잡음 증폭기 MMIC 회로가 $0.15 {\mu}m$ 게이트를 구현하는 pHEMT 기술로 제작되었다. 하나의 저잡음 증폭용 pHEMT 소자는 길이 $20{\mu}m$인 게이트 핑거 4개로 구성되어 있다. HEMT 소자의 소오스에 연결한 직렬 궤환 회로로 인하여 30GHz대 주파수에서 고이득과 저잡음, 그리고 우수한 입력측 반사계수를 동시에 얻을 수 있었다. 바이어스 회로 및 증폭기 안정화 회로를 이용하여 제 1단, 제 2단 및 증폭기 전체가 전대역에서 모두 인정한 동작을 하도록 하였다. 제작된 2단 MMIC 저잡음증폭기는 사용대역인 29 ~ 33GHz에서 15.7dB 이상의 이득과 .2.09dB 이하의 잡음지수를 가진 것으로 측정되어 설계시의 예측된 성능과 잘 일치한다.

• 한국전자파학회논문지
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• 제21권1호
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• pp.53-60
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• 2010

본 논문에서는 5.2 GHz에서 입력 신호의 크기에 따라 효율적으로 동작하는 저잡음 증폭기를 0.18 um CMOS 공정을 이용하여 설계하였다. 제안된 회로는 궤환 회로와 2단 저잡음 증폭기로 구성되어 있으며, 궤환 회로의 경우 7개의 함수 블록으로 구성되어 있다. 본 논문에서는 변화되는 신호 전압을 감지하는 것과 이전 상태를 기억하는 저장 회로에 초점을 두어 불필요한 전력 소비를 제거하였다. 기억 기능 특성을 갖는 궤환 회로의 출력값을 이용하여 통제되는 저잡음 증폭기는 11.39 dB에서 22.74 dB까지 변하며, 최고 이득 모드일 때 잡음 지수가 최적화 되도록 설계되었다. 변환 저잡음 증폭기는 1.8 V의 공급 전압에 대해서 5.68~6.75 mW를 소비한다.