• Review of KIISC
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• v.32 no.1
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• pp.39-45
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• 2022

전자기기의 통신에 있어서 암호 시스템은 안전한 통신을 가능하게 해주는 주요 수단이다. 사물 인터넷과 같은 소형화된 전자기기가 등장함에 따라 기존에 사용하던 AES와 같은 암호 시스템은 소형 디바이스가 작동하는 저전력, 저면적 환경에서 동작하기에 큰 부담을 주게되었다. 이에 따라 다양한 경량 암호들이 제안되어 왔다. 2018년 NIST에서는 이러한 경량 암호의 표준화 작업을 위하여 공모사업을 시작하였고, 2021년 3월에 최종 후보 10종이 발표되었다. 최종 후보로 선택된 10종의 경량 암호의 구조는 향후 새로운 환경에서 사용 가능한 암호 알고리즘을 설계하거나 암호 시스템이 특정 환경에서 소비하는 자원을 가늠하는데 중요한 척도가 될 수 있다. 본 논문에서는 최종후보 10종에 대한 특징을 확인하고자 한다.

• Proceedings of the Korea Information Processing Society Conference
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• 2010.11a
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• pp.973-974
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• 2010

본 논문에서는 XFP(10 Gb/s Small Form Factor Pluggable) 트랜시버 모듈의 정확한 데이터 전송을 위해 저전력 FEC를 설계하였다. 현재 많이 사용되며 버스트 에러에 강한 Reed-solomon코드를 구현하고 코드의 분산 연산을 통해 저전력 RS코드를 구현하였다. 본 논문에서 제안한 코드는 기존의 RS코드 대비 20% 면적이 감소하는 것을 확인할 수 있었으며, 또한 전력소모가 10% 감소되는 것을 확인 할 수 있었다.

• Proceedings of the Korean Nuclear Society Conference
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• 1996.05c
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• pp.513-518
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• 1996

저농도 방사성 액체폐기물의 최종 처리를 목적으로 본 연구에서는 면 35%와 Polyester 65%가 함유된 합성섬유를 증발매체로 하여 자연상태의 공기를 강제 송풍시키는 자연증발처리시설에서 증발에 영향을 미치는 주요 변수에 따라 증발 단위 면적당 Cs-137, Co-60을 함유한 방사성 폐액의 증발량측정 및 제염계수를 조사하였다. 증발효과는 유입공기의 습도가 낮고, 공기의 유속과 공급액의 유량이 증가하고 유입공기 및 폐액의 온도가 높아질수록 증발량이 증가하였다. 실험결과 유입된 공기는 1$0^{\circ}C$ 이상, 습도는 80% 이하, 공급폐액의 유량이 3.4 $\ell$/hr $m^2$ 이상, 공기유속은 1.14~l.47 m/sec 범위가 조업조건이며 이때 제염계수는 5.1 $\times$ $10^3$, 배출공기의 방사능 농도는 4.7$\times$$10^{-13}$ $\mu$Ci/$m\ell$ air로 측정되었다. 공급유량이 4.6$\ell$/hr.$m^2$와 공기유속이 1.47 m,/sec일때 최대 증발조건으로 나타났으며, 이때 증발량은 총 증발면적 11,250$m^2$ 에서 1.2 ㎥/hr로 측정되었으며 대기의 온.습도 및 풍속에 따른 실험을 통하여 달톤형 증발식의 Wind Factor ［Eh ＝ (0.0168 ＋ 0.0141V)$\Delta$H］를 도출하였다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.43 no.10 s.352
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• pp.134-139
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• 2006

In this paper we present the Low-Power Bus Driven Floorplan(BDF) in which the bus power consumption is minimized by using a new cost function. The previously reported BDF has used the cost function which minimizes only the chid and the bus area. However, such a cost function may not consider the bus power consumption determined by the topology of a bus in case of the segmented bus design. In this paper, we formulate a new cost function which. reflects the communication frequency and the real distance between blocks in a bus to model the bus power consumption. For the Low-Power BDF with the new cost function, the experimental results show the bus power consumption cost is reduced by 11.43% on the average.

• Journal of the Institute of Electronics and Information Engineers
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• v.53 no.10
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• pp.27-33
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• 2016

This paper proposes a Low Noise Amplifier (LNA) with chopper stabilization technique with a sample-hold circuit. Chopper stabilization technique is effective in terms of reducing low frequency offset and flicker noise. Conventional chopper amplifier has a disadvantage in area because of using Low Pass Filter (LPF) for remove chopping spike. The proposed chopper amplifier employed sample and hold technique to decrease chopping spike instead of LPF that improves 36% in voltage damping and 11% in area.

• The Journal of the Korea institute of electronic communication sciences
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• v.11 no.11
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• pp.1053-1060
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• 2016

This paper proposes an adaptive equalizer with the digitally controlled active variable capacitor. An equalizing amplifier consists of a main amplifier and a source degeneration RC filter which is implemented using the digitally controlled active variable capacitor for area efficiency and linear loss compensation. The active capacitor changes its capacitance by the amplifier gain control, which is based on miller effect. In the simulated results, the proposed equalizer compensates the high frequency loss and extends the data eye width from 0.31 UI to 0.64 UI.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.28 no.11C
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• pp.1052-1061
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• 2003

This paper proposes a novel normalization scheme in the state metric calculation unit for the Block-wise MAP Turbo decoder. The proposed scheme subtracts one of four metrics from the state metrics in a trellis stage and shifts, if necessary, those metrics for normalization. The proposed architecture can reduce power consumption and memory requirement by reducing the number of the state metrics by one in a trellis stage in the Block-wise MAP decoder which requires an intensive state metric calculations. Simulation results show that dynamic power has been reduced by 17.9% and area has been reduced by 6.6% in the Turbo decoder employing the proposed normalization scheme, when compared to the conventional Block-wise MAP Turbo decoders.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2015.10a
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• pp.852-853
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• 2015

본 논문에서는 차량 추돌 방지 레이더용 24GHz 전압제어발진기를 제안한다. 제안한 회로는 TSMC $0.13-{\mu}m$ 고주파 CMOS 공정 ($f_T/f_{MAX}=120/140GHz$)으로 구현되어 있고, 1.5 볼트 전원전압에서 동작한다. 전체 칩 면적과 소비전력을 줄이기 위해 수동형 인덕터 대신 트랜지스터와 전류원으로 구성된 능동형 인덕터부를 사용하였다. 제작된 전압제어발진기는 기존 연구 결과에 비해 동작주파수에서 6.1mW의 낮은 소비전력 특성과 $0.06mm^2$의 매우 작은 칩 면적 특성을 보였다.

• Korean Journal of Optics and Photonics
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• v.19 no.5
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• pp.365-369
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• 2008

The optimal condition for focusing an electron beam was investigated employing an electrostatic deflector in a low voltage micro-column. At fixed voltage of the electron emission tip, the focusing electron beam with source lens showed a larger scan field size and poorer visibility than those with an Einzel lens. Theoretical 3-D simulation indicated that a focusing electron beam with a source lens should have a larger spot size and deflection than those of a focusing Einzel lens.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.27 no.10C
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• pp.973-979
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• 2002

In this paper, an efficient architecture for the finite field multiplier is proposed. This architecture is faster and smaller than any other LFSR architectures. The traditional LFSR architecture needs t x m registers for achieving the t times speed. But, we designed the multiplier using a novel fast architecture without increasing the number of registers. The proposed multiplier is verified with a VHDL description using SYNOPSYS simulator. The measured results show that the proposed multiplier is 2 times faster than the serial LFSR multiplier. The proposed multiplier is expected to become even more advantageous in the smart card cryptography processors.