• 한국산학기술학회논문지
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• 제10권2호
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• pp.274-279
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• 2009

H.264에서는 2-D 6-tap wiener filter가 1/2 화소의 위치로부터 1/4 화소 위치를 보간해 내는데 사용되고 있다. 이 방법은 비교적 간단하지만 이웃 화소들의 변화율을 무시하고, 4 방향의 이웃 화소들의 영향만 고려하게 되므로, 결과적으로 저역 필터의 특성을 갖게 된다. 그런데, 큐빅 보간 법을 사용하면 보다 넓은 영역의 화소 값을 고려하여 보간하는 장점은 있지만 계산이 복잡하다는 단점이 있다. 이 연구에서는 H.264에서 bilinear와 cubic 보간 법을 사용할 경우의 특성들을 해석하여, 임의의 큰 블록에 보다 적합한 보간 방법을 자동 선택할 수 있도록 하였다. 실험에서 물체영상의 움직임 탐색과 보간에 요구되는 계산량을 보간의 정밀화를 통하여 대폭 감소시킬 수 있음을 보였다.

• 한국지역지리학회지
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• 제18권4호
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• pp.414-432
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• 2012

지가는 도시의 구조와 변화를 읽어 낼 수 있는 공간 텍스트이다. 본 연구의 목적은 대구시를 대상으로 상세한 공간 및 시간 해상도를 갖는 지가의 시공간적 변화를 탐색적으로 분석하여 공간구조 특성과 변동을 파악하는 것이다. 이를 위하여 1995년부터 2011년까지 2년 단위 표준지 공시지가를 이용하여 지가면(land value surface)을 생성하였다. 시기별 지가분포 및 변동률 패턴을 비교하여 지구적 혹은 국가적 수준의 경기변동 및 정책변화, 국지적 수준의 지역개발과 관련된 의사결정이 도시공간구조 변화에 어떻게 투영되었는지 파악하였다. 또한 음지수모형을 이용하여 도심으로부터의 거리 변수가 지가 분포의 공간적 변이를 얼마나 설명하는지를 분석하여 교외화 추세와 도시구조의 다핵화 경향을 파악하였다. 상이한 수준의 공간 의사결정을 반영하는 지가를 이용한 도시 분석은 도시 내부구조 변화에 대한 보다 상세한 이해를 제공할 뿐만 아니라 도시 및 지역개발 정책을 수립하고 그 영향을 평가하는데 유용한 정보를 제공할 것으로 기대한다.

• 대한전자공학회논문지SD
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• 제43권8호
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• pp.19-26
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• 2006

본 논문에서는, 1.8V 6-bit 100MSPS CMOS A/D 변환기를 제안한다. 제안하는 A/D 변환기는 저 전력소모를 위해 폴딩 구조의 A/D 변환기로 구현되었으며, 특히 전압구동 인터폴레이션 기법을 사용하여 전력소모를 최소화하였다. 또한 전체 A/D 변환기의 전력소모 감소를 위해 새로운 폴더 감소회로를 제안하여 기존의 폴딩 A/D 변환기에 비해 폴더 및 프리앰프 수를 절반으로 줄였고, 새로운 프리앰프 평균화 기법을 제안하여 전체 A/D 변환기의 성능을 향상시켰다. 설계된 A/D 변환기는 100MSPS의 변환속도에서 50MHz의 ERBW를 가지며, 이때의 전력소모는 4.38mW로 나타난다. 또한 측정결과 FoM은 0.93pJ/convstep의 우수한 성능 지표를 갖으며, INL 및 DNL은 각각 ${\pm}0.5 LSB$ 이내의 측정결과를 보였다. 제안하는 A/D 변환기는 0.18um CMOS공정으로 제작되었고 유효 칩 면적은 $0.28mm^2$ 이다.

• 대한전자공학회논문지SD
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• 제41권11호
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• pp.35-42
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• 2004

본 논문에서는 저 전력, 고속 동작을 위하여 트랜지스터 차동쌍 폴딩 회로를 사용하는 CMOS 폴딩 ADC를 설계하였다. 본 논문에서는 제안한 트랜지스터 차동쌍 폴딩 회로에 대한 동작원리와 기존의 폴딩 회로에 비해 어떤 장점을 가지고 있는지 설명한다. 이 회로를 적용하여 설계한 ADC에서는 폴딩신호를 처리하기 위하여 16 개의 정밀한 전압비교기와 32 개의 인터폴레이션 저항을 사용하므로 저 전력, 고속동작이 가능하고, 작은 칩 면적으로 제작할 수 있다. 설계공정은 0.25㎛ double-poly 2metal n-well CMOS 공정을 사용하였다. 모의실험결과 2.5V 전원전압을 인가하고 250MHz의 클럭 주파수에서 45mW의 전력을 소비하였으며 측정값을 통하여 계산된 INL은 ±0.15LSB, DNL은 ±0.15LSB, SNDR은 10MHz 입력신호에서 50dB로 측정되었다.

• 전기전자학회논문지
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• 제2권2호
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• pp.309-315
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• 1998

본 논문에서는 광대역 종합 통신망 응용을 위한 8b 52 MHz CMOS 서브레인징 (subranging) A/D 변환기 (analog-to-digital converter : ADC)를 제안한다. 제안된 A/D 변환기는 새로운 방식의 동작 순서 기법을 사용하여 기존의 이중 채널 서브레인징 A/D 변환기 동작에 존재하는 홀딩 시간 (holding time)을 제거함으로써 신호 처리 속도 (throughput rate)를 50 % 향상시켰다. 또한, 하위 비트 A/D 변환기에서의 잔류 전압처리에 인터폴레이션 (interpolation) 기법을 이용하여 A/D 변환기의 비교기에 사용되는 프리앰프의 수를 50 % 수준으로 줄임으로써 면적을 감소시켰다. 시제품 A/D 변환기는 0.8 um n-well double-poly double-metal CMOS 공정으로 제작되었고, 측정 결과, 5 V 전원 전압과 52 MHz 샘플링 주파수에서는 230 mW, 3 V 전원 전압 및 40 MHz 샘플링 주파수에서는 60 mW의 전력을 각각 소모한다.

• 전자공학회논문지C
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• 제36C권12호
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• pp.20-26
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• 1999

QPSK 통신 방식의 고속 통신 단말기에 필요한 저 전력 3V 6-bit 100MSPS CMOS ADC를 설계하였다. 제안된 ADC는 폴딩 블록, 래치 블록과 디지털 블록으로 구성하였다. 인터폴레이션 블록에서 pMOS를 전류원과 캐스코드형태로 합성하여 기존의 블록보다 선형적인 폴딩신호를 얻었으며 Kickback를 감소시키는 새로운 래치구조로 고속 ADC를 구현하였다. 설계된 칩의 Post-layout 시뮬레이션을 통하여 각 부분의 성능을 평가하였으며, 0.65um 2-poly 2-metal CMOS 공정으로 칩을 제작하였다. 제작된 칩은 대략 $1500{\mu}m{\times}1000{\mu}m$의 유효 칩 면적을 가지며, 실험결과 100MSPS의 속도로 3V 전원에서 40mW의 전력을 소모하며 INL은 ${\pm}0.6LSB$ 이내, DNL은 ${\pm}0.5LSB$ 이내, SNDR은 10MHz 입력 주파수에서 약 33dB의 실험결과를 얻었다.

• 한국전자파학회논문지
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• 제22권11호
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• pp.1141-1144
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• 2011

고속의 이동 표적을 탐지하는 경우, 특히 송수신부가 독립적으로 이동하는 바이스태틱 레이더의 경우 표적신호의 레인지 워크(range walk)는 도플러 프로세싱(Doppler processing) 및 표적 탐지를 어렵게 한다. 본 논문에서는 표적 신호에 레인지 워크가 있는 경우 우선 레인지(range) 방향 인터폴레이션(interpolation)을 수행해서 일정한 시간간격으로 샘플링된 표적 성분이 있는 레인지 빈(range bin)을 추출하고, 이어서 도플러 프로세싱을 통한 도플러 정보 추출 알고리즘을 제시한다. 이를 위해 바이스태틱 레이더 환경을 가정하고, 펄스 압축에 의해 레인지 프로세싱 과정을 포함한 도플러 프로세싱 과정을 이론적으로 설명한 후 시뮬레이션을 통하여 제시된 방식의 타당성을 보인다.

• 대한원격탐사학회지
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• 제31권2호
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• pp.183-191
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• 2015

태풍, 홍수와 같은 자연재해 발생 시 영상을 기반으로 댐, 보, 교량과 같은 수변 구조물의 피해정보의 정량적인 분석이 가능하면, 피해복구 및 의사결정의 지원에 큰 도움이 된다. 본 연구에서는 수변 구조물의 피해 분석을 위한 초기 과정으로 UAV를 활용한 수변 구조물의 3차원 정보의 획득을 시도하였고, 생성된 DSM의 정확도를 검증하였다. DSM의 생성을 위해 스테레오 기반의 영상정합 기술을 적용하였으며, 각각의 스테레오 정합결과를 생성 후 이를 모자이크하여 최종 DSM을 생성하였다. LIDAR에서 취득한 DSM과 비교하여 정확도를 검증했으며, 처리결과 전체 영역에서 3m 내외의 RMSE 수치가 나옴을 확인하였다. 오류의 원인을 분석해 본 결과, 생성된 DSM은 센서모델을 수립할 때에 필요한 EO 파라메터의 영향을 많이 받음을 확인할 수 있었다. 이후 정확한 GCP의 적용 및 인터폴레이션, 후처리 등의 기술의 개발을 통해 더욱 신뢰할 수 있는 DSM의 생성 시도를 해야 할 것이다. 그리고 본 연구의 목표에 맞게 실제 피해지역에서의 시뮬레이션을 통해 DSM을 이용한 정량적인 피해 분석에 대한 연구를 수행해야 할 것이다.

• 한국정보통신학회논문지
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• 제8권7호
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• pp.1442-1447
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• 2004

본 논문에서는 HDD나 LAN 둥에 응용하기 위하여 아날로그 신호와 디지털 신호를 동시에 처리하는 VLSI의 내장용 회로로 사용하기에 적합한 CMOS 6-비트 폴딩-인터폴레이팅 AD 변환기를 설계하였다. 고속 데이터 통신에 사용하기 위하여 VLSI에 내장되는 아날로그 회로는 작은 칩의 크기와 적은 소비전력, 빠른 데이터 처리속도를 필요로 한다. 제안한 폴딩-인터폴레이팅 AD 변환기는 서로 다른 원리로 동작하는 2 개의 폴더를 캐스케이드로 결합하여 전압비교기와 인터폴레이션 저항의 개수를 현저히 줄일 수 있으므로 내장형 AD 변환기의 설계에 많은 장점을 제공한다 설계 공정은 0.25${\mu}m$ double-poly 2 metal n-well CMOS 공정을 사용하였다. 모의실험결과 2.5V 전원전압을 인가하고 500MHz의 샘플링 주파수에서 27mW의 전력을 소비하였으며 INL과 DNL은 각각 $\pm$0.lLSB, $\pm$0.15LSB이고 SNDR은 10MHz 입력신호에서 42dB로 측정되었다.

• 한국음향학회지
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• 제20권1호
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• pp.13-20
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• 2001

음향 에코우제거기나 소음제어와 같은 임펄스 응답이 긴 디지털 필터를 이용하여 필터링을 할 경우 수렴속도가 느리고 계산시간이 많이 걸린다. 이러한 기존의 필터링에서 생기는 계산시간이나 수렴속도 문제를 개선하기 위해서 서브밴드 필터링과 멀티레이트 신호처리 기술이 개발되었다. 모든 시스템의 전달함수는 interpolator와 임펄스 응답사이에 임의 수만큼의 0이 들어있는 sparse 임펄스 응답을 갖는 서브필터를 직렬로 연결한 구조로 표현할 수 있다. 이 경우에 interpolator는 Hadamard 행렬로 표현되고 저역통과필터 특성을 갖는 원형필터를 균일하게 이동시킨 것과 같다. 그래서 입력신호를 Hadamard 변환을 이용하여 각 서브대역으로 분할하고 decimation을 하여 샘플링 레이트를 줄이는 멀티레이트기술이 음향 함수 모델링이나 잡음제거에 응용할 수 있다. 본 논문에서는 decimation으로 생기는 에리어싱을 제거하고 수렴속도를 향상시키기 위해서 입력 신호를 트리구조를 갖는 필터뱅크를 이용하여 비균일한 서브대역으로 분할, 그리고 decimation을 하여 샘플링레이트를 변환하고 각 서브대역에서 계수를 갱신한 후 이 계수를 전대역으로 Hadamard 변환을 이용하여 변환하는 비균일한 대역폭을 갖는 delayless 필터 구조를 제안하고 이 구조를 컴퓨터 시뮬레이션을 통하여 성능을 검증한다.