• Journal of the Korea Institute of Information and Communication Engineering
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• v.12 no.3
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• pp.527-533
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• 2008

Motion compensation always produces the principal bottleneck in the real-time high quality video applications. Therefore, a fast dedicated hardware is needed to perform motion compensation in the real-time video applications. In many video encoding methods, the frames are partitioned into blocks of Pixels. In general, motion compensation predicts present block by estimating the motion from previous frame. In motion compensation, the higher pixel accuracy shows the better performance but the computing complexity is increased. In this paper, we studied an architecture of motion compensator suitable for H.264/AVC encoder that supports quarter-pixel accuracy. The designed motion compensator increases the throughput using transpose array and 3 6-tap Luma filters and efficiently reduces the memory access. The motion compensator is described in VHDL and synthesized in Xilinx ISE and verified using Modelsim_6.1i. Our motion compensator uses 36-tap filters only and performs in 640 clock-cycle per macro block. The motion compensator proposed in this paper is suitable to the areas that require the real-time video processing.

• Journal of KIISE:Computer Systems and Theory
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• v.34 no.1
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• pp.10-18
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• 2007

Mobile communication devices such as PDAs, cellular phones, etc., need to perform several kinds of computation-intensive functions including H.264 encoding/decoding and 3D graphics processing. In this paper, new reconfigurable architecture is described, which can perform either motion estimation for H.264 or rendering for 3D graphics. The proposed motion estimation techniques use new efficient SAD computation ordering, DAU, and FDVS algorithms. The new approach can reduce the computation by 70% on the average than that of JM 8.2, without affecting the quality. In 3D rendering, midline traversal algorithm is used for parallel processing to increase throughput. Memories are partitioned into 8 blocks so that 2.4Mbits (47%) of memory is shared and selective power shutdown is possible during motion estimation and 3D graphics rendering. Processing elements are also shared to further reduce the chip area by 7%.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2007.10a
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• pp.215-218
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• 2007

여러 동영상 부호화 방식에서 영상프레임을 분할해서 이전에 부호화된 프레임으로부터 움직임을 추정하여 현재의 블록을 예측하는 움직임 보상을 사용하고 있다. 움직임 보상에 사용되는 화소정밀도가 높을수록 보다 좋은 성능을 갖지만 연산량은 증가하게 된다. 본 논문에서는 1/4 화소 정밀도를 지원하는 H.264/AVC 부호화기에 적합한 움직임 보상기를 연구하였다. 전치 배열과 휘도 6-tap 필터 3개를 사용하여 높은 하드웨어 이용률을 갖게하였다. VHDL을 사용하여 Xilinx ISE툴을 사용하여 합성하고, 보드 수준에서 PCI인터페이스를 사용하여 검증하였다. 본 논문에서 제안하는 움직임 보상기는 실시간 처리를 요구하는 분야에 응용 가능할 것으로 예견된다.

• Journal of the Institute of Electronics Engineers of Korea SP
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• v.39 no.6
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• pp.664-671
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• 2002

고속으로 압축변환을 하기 위해 DCT(Discrete Cosine Transform) 영역에서 영상의 해상도를 줄이는 MPEG-2 복호기를 제안한다. 제안하는 복호기는 움직임 보상을 하기 전에 DCT 영역에서 영상의 해상도를 줄이며 해상도가 줄어든 영상에 대해서 DCT 영역에서 움직임 보상을 수행한다. 본래 해상도의 영상 (N${\times}$CN)에서는 1/2화소 정밀도의 움직임 보상을 해야 하지만 해상도가 반으로 줄어든 영상(N/2${\times}$N/2)에 대해서는 1/4화소 정밀도의 움직임 보상을 수행해야 한다. 하지만 해상도가 줄어든 영상에 대해 1/4화소 정밀도의 움직임 보상을 수행하면 영상이 흐릿해지는 현상이 발생할 수 있다. 본 논문에서는 해상도를 줄인 영상에 대해 계산시간 뿐만 아니라 DCT 영역에서의 움직임 보상 시에 발생 할 수 있는 흐려짐도 줄일 수 있는 방법을 제안한다. 실험 결과는 제안한 방법이 높은 해상도의 영상을 낮은 해상도의 영상으로 효율적으로 복호할 수 있는 알고리즘이라는 것을 보여준다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.46 no.7
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• pp.47-52
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• 2009

H.264 video coding standard is widely used due to the high compression rate and quality. The motion compensation is the most time-consuming and complex unit in the H.264 decoder. The performance of the motion compensation is determined by the calculation of pixel interpolation and management of the reference pixels. The reference pixels read from external memory using efficient memory management for data reuse is necessary along with the high performance interpolators. We propose the architecture of a motion compensation unit for H.264 decoders. It is composed of 2-dimensional circular register files, a motion vector predictor and high performance interpolators with low complexity. The 2-dimensional circular register files reuse reference pixel data as much as possible, and feed reference pixel data to interpolators without any latency and complex logic circuits. We design a motion compensation unit and a intra-prediction unit and integrate them into a prediction unit and verify the operation and the performance.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.45 no.6
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• pp.37-42
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• 2008

In H.264/AVC decoder, intra predictor, motion compensator, and deblocking filter need to read reference images in external frame memory in decoding process. They read external frame memory very frequently, which lowers system operation speed and increases power consumption. This paper proposes a intra predictor integrated with motion compensator without external frame memory. It achieves power reduction and memory bandwidth minimization by exploiting data reuse of common and repetitive pixels. The proposed infra predictor achieves more than $45%\;{\sim}\;75%$ cycle time reduction compared with conventional intra predictors.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2014.11a
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• pp.142-145
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• 2014

동영상에서의 객체 추적 알고리즘에 대한 활발한 연구가 진행되고 있음에도 불구하고 실시간 객체추적을 위해서는 여전히 정확도, 복잡도 등에서의 성능향상이 필요하다. 압축영역 기반 방식에서는 전역 움직임 보상(GMC : Global Motion Compensation)과정을 거쳐 추적하려는 객체와 배경을 구분한다. 전역 움직임 보상방법은 프레임 전 영역을 대상으로 하는 연산으로 전체 추적 시스템에서 차지하는 복잡도가 높다. 본 논문은 관심영역(ROI : Region Of Interest) 기반 전역 움직임 보상방법을 이용한 ST-MRF(Spatio-Temporal Markov Random Field)기반 추적기 고속화 방법을 제안한다. 관심영역을 기반으로 전역 움직임 보상을 적용함으로써 객체와 배경을 분리할 뿐만 아니라 알고리즘의 복잡도를 효과적으로 줄일 수 있다. 제안하는 방법의 추적성능은 평균 precision 87.29%, recall 82.58%, F-measure 83.78%로 기존방법과 비교하여 약 1%의 차이를 유지하였으며 전체 시스템의 수행시간은 평균 29.95ms로 기존방법과 비교하여 1.74배의 속도향상을 보였다.

• Proceedings of the Korean Information Science Society Conference
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• 1999.10b
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• pp.310-312
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• 1999

본 논문은 MPEG-2 TM 5 비디오 복호기의 전체 구조와 처리과정을 기술한다. 주요한 MPEG-2 복호화 과정으로 비디오 syntax 분석, bitstream 복호 처리과정, quantization, DCT, scanning(zigzag 혹은 alternate scanning), 움직임 보상, frame 재구성, 화면 출력을 위한 dithering 과정이 있다. 본 논문에서는 MPEG-2 복호기의 핵심을 복호기 전체 구조, MPEG-2 bitstream syntax, MPEG-2 복호과정, 움직임 보상과 frame 재구성 그리고 화면 출력을 위한 dithering으로 구분하여 소개한다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2010.07a
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• pp.28-31
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• 2010

분산 비디오 부호화 시스템(distributed video coding:DVC)에서는 기존의 비디오 부호화 시스템과는 달리 부호기가 아닌 복호기에서 움직임 추정 연산을 함으로써 부호기의 복잡성을 크게 줄일 수 있다. DVC 시스템의 복호기에서 생성되는 부가정보(side information : SI)는 전체 DVC 시스템의 성능에 큰 영향을 미친다. DVC 시스템의 복호기에서 SI 정보를 생생하기 위해서 움직임 보상 보간(motion compensated interpolation : MCI) 기법이 많이 사용되는데 본 논문에서는 다양한 MCI 기법들의 성능을 분석한다.

• Journal of the Korean Institute of Telematics and Electronics S
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• v.35S no.9
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• pp.86-94
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• 1998

This paper proposes a new fast block-matching algorithm, named MFSS(Modified Four-Step Search) algorithm, which has better performance and is more adequate for hardware realization than the existing fast algorithms. The proposed algorithm is suitable for hardware realization since it has a unique regularity during the search procedure. It is shown from simulation results that its performance is close to that of FS(Full Search) algorithm. This paper also proposes a VLSI architecture and presents some design results of a motion estimator and compensator which adopted the MFSS algorithm. The important aspects considered in designing a motion estimator and compensator are hardware complexity of design results, and total delay needed to generate the motion compensated data after finding the motion vectors. Hardware complexity is minimized by using just nine PE(Process Element)'s, and total delay is minimized by sharing search memory of the motion estimator and compensator.