VLSI Architecture Designs of the Block-Matching Motion Estimation/Compensation using a Modified 4-Step Search Algorithm

변형된 4스텝 써치를 이용한 블럭정합 움직임 추정 및 보상 알고리즘의 VLSI 구조 설계

This paper proposes a new fast block-matching algorithm, named MFSS(Modified Four-Step Search) algorithm, which has better performance and is more adequate for hardware realization than the existing fast algorithms. The proposed algorithm is suitable for hardware realization since it has a unique regularity during the search procedure. It is shown from simulation results that its performance is close to that of FS(Full Search) algorithm. This paper also proposes a VLSI architecture and presents some design results of a motion estimator and compensator which adopted the MFSS algorithm. The important aspects considered in designing a motion estimator and compensator are hardware complexity of design results, and total delay needed to generate the motion compensated data after finding the motion vectors. Hardware complexity is minimized by using just nine PE(Process Element)'s, and total delay is minimized by sharing search memory of the motion estimator and compensator.

본 논문에서는 기존 고속 블럭 알고리즘보다 성능이 우수하고 하드웨어 구현에 적합한 새로운 MFSS(Modified Four-Step Search) 알고리즘을 제안한다. 제안하는 알고리즘의 추정 과정은 일정한 규칙을 갖기 때문에 하드웨어 구현에 적합하고, 모의실험을 통해 거의 FS(Full Search) 성능에 근접할 정도로 기존의 고속 움직임 추정 알고리즘보다 성능의 우수함을 확인하였다. 본 논문에서는 이러한 MFSS(Modified Four-Step Search) 움직임 추정 및 보상기 설계에서 중요한 고려 사항은 설계 결과의 하드웨어적인 크기와 출력이 나오기 까지의 필요한 지연 시간인데, 본 논문에서는 9개의 PE(Process Element)만을 이용하여 구현함으로써 전체 로직의 양을 최적화 하였고, 움직임 추정기와 보상기를 결합함으로써 메모리를 공유하고 필요한 지연시간도 줄이는 구조를 제안한다.