• 한국수학교육학회지시리즈C:초등수학교육
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• 제17권3호
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• pp.231-251
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• 2014

수치와 단위는 서로 동떨어진 것이 아니며, 단위는 수치의 의미를 명확히 하는 역할을 한다. 학생들이 해결해야하는 많은 문제에는 단위가 포함되는데, 문제해결 과정에서 관찰된 학생들은 연산 결과의 의미 이해에 어려움을 겪고 있었다. 이러한 현상의 현황을 확인하기 위해 초등학교 6학년 2개반 52명을 대상으로 검사지를 투입하여 그 실태를 파악하여 분석하였는데, 이들에게도 역시 단위는문제에 주어져 있는 것일 뿐, 단위를 연산의 의미 이해와 연결 짓지 못하였다. 이 연구에서는 이와 같은 결과를 토대로 기존의 교수학적 변환이 갖는 특징과 한계를 살펴보고, 연산 결과의 의미 이해 측면에서 단위가 갖는 이점을 고찰해 봄으로써 상황과 관련한 해석에 있어 단위가 갖는 효력을 구체화하였다. 특히 단위 연산 가능성을 허용한 교수학적 변환에 대한 구체적 논의와 시사점을 제안함으로써, 교수 학습에서 변화의 불가피성을 강조함과 동시에 실질적 도움을 제공하고자 하였다.

• 한국정보과학회논문지:시스템및이론
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• 제26권12호
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• pp.1539-1547
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• 1999

캐리-세이브 가산기 (CSA)는 회로 설계 과정에서 빠른 연산 수행을 위해 가장 널리 이용되는 연산기 중의 하나이다. 그러나, 현재까지 산업체에서 CSA를 이용한 설계는 설계자의 경험에 따른 수작업에 의존하고 있고 그 결과 최적의 회로를 만들기 위해 매우 많은 시간과 노력이 소비되고 있다. 이에 따라 최근 CSA를 기초로 하는 회로 합성 자동화 기법에 대한 연구의 필요성이 대두되고 있는 상황에서, 본 논문은 연산 속도를 최적화하는 효율적인 CSA 할당 알고리즘을 제안한다. 우리는 CSA 할당 문제를 2단계로 접근한다: (1) 연산식의 멀티 비트 입력들만을 고려하여 최소 수행 속도 (optimal-delay)의 CSA 트리를 할당한다; (2) (1)에서 구한 CSA 트리의 수행 속도 증가가 최소화 (minimal increase of delay) 되는 방향으로 CSA들의 캐리 입력 포트들에 나머지 싱글 비트 입력들을 배정한다. 실제 실험에서 우리의 제안된 알고리즘을 적용하여 연산식들의 회로 속도를 회로 면적의 증가 없이 상당한 수준까지 줄일 수 있었다.Abstract Carry-save-adder (CSA) is one of the most widely used implementations for fast arithmetics in industry. However, optimizing arithmetic circuits using CSAs is mostly carried out by the designer manually based on his/her design experience, which is a very time-consuming and error-prone task. To overcome this limitation, in this paper we propose an effective synthesis algorithm for solving the problem of finding an allocation of CSAs with a minimal timing for an arithmetic expression. Specifically, we propose a two step approach: (1) allocating a delay-optimal CSA tree for the multi-bit inputs of the arithmetic expression and (2) determining the assignment of the single-bit inputs to carry inputs of the CSAs which leads to a minimal increase of delay of the CSA tree obtained in step (1). For a number of arithmetic expressions, we found that our approach is very effective, reducing the timing of the circuits significantly without increasing the circuit area.

• 한국통신학회논문지
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• 제38A권12호
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• pp.1079-1085
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• 2013

위성 트랜스폰더의 설계에 있어서 위성체의 제한된 전원자원으로 인해 연산 알고리즘의 최소화와 하드웨어 구현에 필요한 연산 및 논리 자원의 최소화가 필수적이다. 아울러 위성의 환경에 따라 다양한 대역폭에 대한 효율적 신호처리가 요구되는데 이러한 조건들은 SDR기반의 디지털 방식 구현에 적합하다. 본 논문에서는 SDR 기반의 위성 트랜스폰더 수신부에서 반송파와 레인징 및 Command 부밴드 신호에 대해 각각의 대역과 데이터율을 가변적으로 선택 할 수 있는 하향 표본화기를 제안하였다. 제안된 하향표본화기는 한 개의 하프밴드 필터로부터 재귀적 연산구조를 통해 다수의 임의의 $2^M$-하향 표본화된 신호를 얻을 수 있으며, 연산량 및 구현에 따르는 논리자원을 최소화 할 수 있다. 또한 재귀적 연산 하드웨어 구현을 위한 알고리즘과 함께 하향표본화에 따르는 대역평탄도 및 에일리어싱을 분석하고 이를 FPGA 실험을 통하여 동작 및 성능을 입증하였다.

• 한국통신학회논문지
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• 제30권3C호
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• pp.176-184
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• 2005

본 논문에서는 디지털 컨텐츠 보호를 위해 표준으로 제정된 DTCP(Digital Transmission Contents Protection)용 타원 곡선 암호(ECC) 연산기의 구현에 대해 기술한다. 기존의 시스템이 유한체 GF(2/sup m/)를 사용하는 것과는 달리 DTCP에서는 소수체인 GF(p)에서 타원 곡선을 정의하여 인증 및 키 교환을 위해 ECC 암호 알고리즘을 사용하고 있다. 본 논문에서는 ECC 알고리즘의 핵심 연산인 GF(p) 상에서의 스칼라 곱셈 연산기를 구현하였으며, 이 중 가장 많은 시간과 자원을 필요로 하는 나눗셈 연산을 제거하기 위하여 투영 좌표 변환 방법을 이용하였다. 또한, 효율적인 모듈러 곱셈 연산을 위하여 몽고메리 알고리즘을 이용하였으며, 곱셈기의 처리 속도를 빠르게 하기 위해 CSA(Carry Save Adder)와 4-레벨의 CLA(Carry Lookahead Adder)를 사용하였다. 본 논문에서 설계한 스칼라 곱셈기는 삼성전자 0.18 un CMOS 라이브러리를 이용하여 합성하였을 경우 64,559 게이트의 크기에 최대 98 MHz까지 동작이 가능하며 이 때 데이터 처리속도는 29.6 kbps로 160-blt 프레임당 5.4 ms 걸린다. 본 성능은 실시간 환경에서 DTCP를 위한 디지털 서명, 암호화 및 복호화, 그리고 키 교환 등에 효율적으로 적용될 수 있다.

• 인터넷정보학회논문지
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• 제6권5호
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• pp.11-25
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• 2005

최근 PDA나 핸드폰과 같이 제한된 계산능력을 갖는 이동 장치가 증가함에 따라 공개키 암호화 연산을 적용하는 모바일 IPv6 바인딩 갱신 인증 프로토콜에서 모바일 노드의 공개키 연산을 최소화하는 것이 강력히 요구되고 있다. 이를 위해 CAM-DH와 SUCV 같은 기존의 공개키 기반 프로토콜에서는 모바일 노드의 공개키 연산을 흠 에이전트에 위임하는 연산 최적화 옵션을 제공하였다. 그러나 이러한 프로토콜들은 연산 최적화 옵션을 제공하는데 있어서 여러 가지 문제점을 노출하였다. 특히, CAM-DH의 경우 홈 에이전트가 서비스 거부 공격에 취약하며 모바일 노드의 공개키 연산을 완전히 위임받지 못하는 문제점을 갖는다. 본 논문에서는 이러한 CAM-DH의 문제점을 개선하며 또한 Aura의 이중 해쉬 기법을 통해 CAM-DH에서 적용하는 CGA의 보안성을 강화시킨다. CAM-DH와의 비교를 통해 개선된 프로토콜이 모바일 노드의 계산 비용을 최소화하고 강화된 보안성과 향상된 관리능력을 제공함을 알 수 있다.

• 한국정보과학회논문지:시스템및이론
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• 제31권1_2호
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• pp.51-58
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• 2004

대부분의 공개키 기반 암호시스템은 유한체 $GF(2^m)$ 상의 산술 연산들을 기반으로 구축된다. 이들 연산 중 덧셈을 제외한 다른 연산들은 곱셈 연산을 반복하여 계산되므로, 곱셈 연산의 효율적인 구현은 공개키 기반 암호시스템에서 매우 중요하다. 본 논문에서는 All-One Polynomial에 의해 정의된 $GF(2^m)$ 상의 효율적인 Bit-Parallel 정규기저 곱셈기를 제안한다. 게이트 및 시간적인 면에서 본 곱셈기의 복잡도(complexity)는 이전에 제안된 같은 종류의 곱셈기 보다 낮거나 동일하다. 또한, 본 논문의 곱셈기는 아키텍처가 규칙적(regular)이어서 VLSI 구현에 적합하다.

• 한국통신학회논문지
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• 제18권10호
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• pp.1433-1443
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• 1993

DCT(Discrete Cosine Transform)/ IDCT(Inverse DCT)는 여러 DSP 분야와 영 강압축 시스템에서 널리 사용되는 부호화 방식으로서 압축 및 복원 시스템에서 가장 많은 처리시간을 요하는 부분이다. 그러므로 이 부분의 성능을 향상시킴으로써 전체 영상 압축시스템의 성능을 향상시킬수 있다. 본 논문에서는 이러한 DCT/IDCT연산을 효율적으로 수행하기 위하여 모듈생성기법을 이용하여 하드웨어로 구성하였다. 설계한 DCT/IDCT코어 프로세서는 부분합과 분산연산을 이용하여 비교적 적은 면적을 차지하며, 약간의 면적을 증가시킴으로써 DCT와 IDCT연산을 모두 수행한다. 또한 파이프라인 구조를 사용하여 고속으로 DCT/IDCT연산을 수행할 수 있으며, 적은 수의 반올림(rounding)단계를 거치므로 높은 정밀도로 연산을 수행한다. 그리고 모듈생성기법을 사용하여, 설계공정에 독립적이고 입력비트나 정밀도 둥을 간단한 매개변수의 조정으로 변환시킬 수 있도록 설계하였다. 또한 구현한 코어프로세서는 CCITT 권장안 H.261에 부합하는 정밀도로 연산을 수행한다.

• 융합보안논문지
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• 제16권7호
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• pp.113-120
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• 2016

본 논문은 SHA-1 암호 알고리즘의 최대 임계 지연과 유사한 연산 지연을 갖는 새로운 고속 SHA-1 파이프라인 구조를 제안한다. 기존 SHA-1 파이프라인 구조들은 하나의 단계연산 혹은 언폴딩된 단계연산에 기반한 파이프라인 구조를 갖는다. 파이프라인 실행에 따른 병렬 처리로 성능은 크게 향상되나, 라운드의 모든 단계연산을 언폴딩하였을 때와 비교하여 최대 임계 지연의 크기가 증가한다. 제안한 파이프라인 스테이지 회로는 라운드의 최대 임계 지연을 반복 연산 수로 나눈 만큼의 지연 시간을 갖도록 구성함으로써, 불필요한 레이턴시 증가를 방지하였다. 실험 결과, 회로크기에 따른 동작속도 비율에서 제안된 SHA-1 파이프라인 구조는 0.99 및 1.62로 기존 구조에 비해 우월함을 증명하였다. 제안된 파이프라인 구조는 반복 연산을 갖는 다양한 암호 및 신호 처리 회로에 적용 가능할 것으로 기대된다.

• 한국전자통신학회논문지
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• 제12권1호
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• pp.101-108
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• 2017

양자게이트 행렬은 치수가 r, 제어상태벡터 수가 n 및 표적상태벡터 수가 1인 경우에 $r^{n+1}{\times}r^{n+1}$ 차원 행렬이므로 n 증가에 따른 행렬 크기는 지수 함수적 증가 특성을 갖는다. 만약 제어상태벡터의 경우 수가 $2^n$이라면 $2^n-1$ 경우는 입력이 출력에 보전되는 단위행렬의 항등연산이고, 오직 한 개의 제어상태벡터 연산만이 표적상태벡터에 대한 유니터리 연산이다. 본 논문은 행렬차원 증가에 결정적 기여를 하는 $2^n-1$개의 단위행렬 연산을 한 동작의 산술멱승 연산으로 대체할 수 있는 새로운 함수 임베딩 방법을 제안한다. 제안한 함수 임베딩 방법은 다치 임계값을 갖는 2진 리터럴 스위치를 사용하므로 범용 하이브리드 MCU 게이트를 $r{\times}r$ 유니터리 행렬로 실현할 수 있다.

• 전기전자학회논문지
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• 제17권3호
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• pp.346-351
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• 2013

모바일 시스템에서는 비용 및 전력 효율이 중요하기 때문에 부동소수점 연산기 개발 시 32-비트 데이터 형식대신 24-비트 데이터 형식을 사용하는 것이 좋다. 하지만 24-비트 데이터 형식을 사용할 경우 32-비트 데이터 형식에 비해 연산기의 정확도가 낮아질 수 있다. 3D 그래픽과 같이 연속적인 부동소수점 연산 처리가 많이 요구될 경우 연산기의 정확도에 대한 논의와 검증이 중요하다. 나눗셈은 3D 그래픽에 사용되는 연산 중 OpenGL에서 규정한 정확도를 만족하기 가장 어려운 연산 중 하나이다. 현재까지 OpenGL에서 규정한 정확도를 만족하는 것이 대수적으로 검증된 24-비트 부동소수점 제산기는 알려진 바가 없다. 본 논문에서는 24-비트 부동소수점 제산기를 분석하고, OpenGL ES 3.0에서 규정한 $10^{-5}$의 정확도를 만족함을 대수적으로 검증한다.