• 대한전자공학회논문지
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• 제9권4호
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• pp.7-16
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• 1972

고체화된 연산증폭기를 중심으로 구성한 광전측광장치를 구성하였다. 광원에 대응하여 광전자증배관에서 얻는 미소전류의 증폭과 별의 등급측정을 위한 대수변환은 동일연산증폭기의 변형으로 얻고 있다. 측정기능의 한계는 주로 증폭기입력단의 bias전류에 좌우되므로 이것은 광산증폭기의 선택상 주요기준이 될 것이다. 이러한 연산증폭기는 종래 전위계진공관 혹은 진동용량형전위계 등으로 가능하였던 각종 미소전류·전압의 증폭에 높은 신뢰성과 경제적인 증폭방식으로 적용된다.

• 전기의세계
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• 제11권
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• pp.37-43
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• 1963

제어계에서 사용되는 D.C. amplifier는 그 이용의 범위가 많으나 실제로 computer에 적용시킨것은 1947년에 Ragazzini에 의하여 연산증폭기(Operational amplifier)를 완성하므로서 비로서 시작한 것이다. 고로 역사가 짧은 이에 대한 연구와 사용문제는 아직까지도 계속하고 있는 것이다. 따라서 본고에서는 연산증폭기회로에 대한 조립을 구체적으로 설명하고 그의 특성을 실험으로서 얻어 TRIGA MARK-II 원자로의 simulating에 사용시킬수 있게 그 이용가치를 취급하고저 한것이다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.915-918
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• 2003

본 논문에서는 높은 슬루율을 가지고 전압편차 (offset)보상 기능을 가지면서도 전력소모가 적은 고계조 TFT-LCD 데이터 드라이버 구동용 단일이득 연산증폭기(unit gain op-amp)의 바이어스 회로 및 구동 방법을 제안하였다. 제안한 단일이득 연산증폭기는 일반적으로 사용되고 있는 전압편차 보상기능을 가진 단일이득 연산증폭기에 adaptive bias기능을 추가한 것으로써, 기존 구조에 비해 50%이상의 소비 전력 절감 효율을 보였다.

• 센서학회지
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• 제6권2호
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• pp.145-154
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• 1997

회로 시뮬레이션과 국부적 탐색을 갖는 시뮬레이티드 아닐링을 사용한 새로운 탐색 전략에 기초하여 고성능 연산 증폭기의 설계 자동화를 위한 기법을 제안하였다. 임의의 연산 증폭기 구조와 성능 규격에 대해서, 이산 설계 변수들을 갖는 비용 함수의 이산 최적화를 통해 연산 증폭기의 설계가 이루어진다. 설계 시간의 단축을 위해서 전용 회로 시뮬레이터와 몇 가지 휴리스틱을 사용하였다. 스마트 센서와 10 비트 25 MS/s 파이프라인 A/D 변환기에 사용 가능한 저전력 고속 전차동 CMOS 연산 증폭기의 설계를 통해서, 제안된 기법을 사용하여 개발된 설계 도구는 적은 설계 지식과 설계 노력을 가지고 고성능 연산 증폭기를 설계하는데 사용될 수 있음을 보였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 추계종합학술대회
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• pp.873-876
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• 2005

본 논문은 광대역 CMOS 연상증폭기를 위한 새로운 전류 전이 검사 기술을 제안한다. 본 검사 방법에서는 결함이 있는 연산증폭기와 결함이 없는 연산 증폭기를 자동적으로 구별해 내기 위해 증폭기의 공급 전원으로부터 순간적으로 변하는 전류와 출력응답을 측정한다. 광대역 CMOS 연산증폭기는 0.25${\mu}$m CMOS 공정을 이용하여 설계되었다. 이 검사 기술은 CMOS 연산증폭기내에서 발생한 거폭결함 (catastrophic faults)을 검출하고 분석할 수 있으며, 검사비용이 저렴하고 측정방법이 간단하다.

• 센서학회지
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• 제1권1호
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• pp.13-21
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• 1992

Hall 소자 및 OP-앰프의 장점을 동시에 살린 'Hall 소자를 이용한 자기연산증폭기'를 구성하였다. 이 자기연산증폭기는 높은 입력임피던스 회로와 두 신호의 차 신호를 하나의 신호로 변환하는 회로를 반드시 필요로 하고, 또 이것을 연산처리하기 위해 궤환 입력을 받아 들일 수 있어야 한다. 본 논문에서는 이러한 특성을 만족하는 새로운 '두 신호의 차 신호를 하나의 신호로 변환하는 연산증폭기(DSCOP)'를 제안하였다. 그리고 제안된 DSCOP와 Hall 소자를 이용하여 자기연산증폭기를 설계하여 그 특성을 시뮬레이션 하였으며, 실지로 시스템을 개별소자로 구성하여 측정하였다.

• 대한전자공학회논문지SD
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• 제38권1호
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• pp.44-54
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• 2001

본 논문에서는 아날로그 회로에 존재하는 강고장(hard fault)과 약고장(soft fault)을 검출하기 위한 새로운 테스트 방식을 제안한다. 제안한 테스트 방식은 연산 증폭기의 특성중 하나인 오프셋 전압(offset voltage)을 이용한다. 테스트 시, 테스트 대상 회로(CUT: Circuit Under Test)는 귀환 루프를 가지는 단일 이득 연산 증폭기로 변환된다. 연산 증폭기의 입력이 접지되었을 때, 정상 회로는 작은 오프셋 전압을 가지지만 고장이 존재하는 회로는 큰 오프셋 전압을 가진다. 따라서 오프셋 전압의 허용 오차를 벗어나는 연산증폭기 내에 존재하는 고장들을 검출할 수 있다. 제안한 테스트 방식은 테스트 패턴 없이 단지 입력을 접지시키면 되므로 테스트 패턴을 생성하는 문제를 제거시킬 수 있어 테스트 시간과 비용이 감소한다. HSPICE 모의 실험을 통하여 본 논문에서 제안하는 방식을 단일 연산증폭기와 듀얼 슬롭(dual slope) A／D 변환기에 적용한 결과 높은 고장 검출율(fault coverage)을 얻었다.

• 대한전자공학회논문지
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• 제18권6호
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• pp.38-43
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• 1981

본 논문에서는 4개의 연산증폭기와 저항을 사용하여 비반전 유한이득증폭기를 구성하고 이를 능동 RC여파기에 응용하였다. 연산증폭기 GB적의 영향이 3차까지 무시될 수 있도록 하여. 3개의 연산증폭기를 사용한 경우보다 사용주파수범위를 확장할 수 있었다. 또한 극점주파수 100KHz인 대역통과여파기에 응용한 경우 여파기의 동작이 안정하고 이득특성은 이론치와 비교하여 그 오차가 최대 2%이내 임을 실험으로 확인하였다.

• 대한전자공학회논문지SD
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• 제37권6호
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• pp.85-96
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• 2000

Fully Differential 연산 증폭기 회로는 SCF(Switched Capacitor Filter), D/A 컴버터, A/D 컨버터, 통신 회로 등의 VLSI 설계시 외부 부하 구동에 필수적이다. 기존의 CMOS 연산 증폭기 회로는 CMOS 기술에 따른 여러 가지 단점을 갖는데 우선 큰 부하 용량에 대한 구동 능력이 양호하지 못하고, 집적도의 증가에 따른 전원 전압의 감소로 인해 입출력 전압의 동작 특성이 저하되어 전체 회로의 동특성 법위가 감소된다. 이러한 단잠들을 개선하기 위하여 출력부의 출력 스윙을 늘릴 수 있는 차동 출력 구조를 사용한 회로가 Fully Differential 연산 증폭기 회로이며, 단일 출력 구조의 연산 증폭기 보다 스윙 폭이 향상된다. Fully Differential 연산 증폭기의 구성에서 전류 미러가 그 성능을 결정하며, 따라서 큰 출력 스윙과 안정된 회로 동작을 위해서는 출력 저항이 크고, 기준 전류와의 정합이 잘 되는 전류 미러의 설계가 중요하다. 본 논문에서는 큰 출력 저항과 기준 전류와의 정합 특성이 우수한 새로운 전류 미러를 제시하였다. 출력 스윙을 키우고 전력 소모를 줄이기 위해 새로운 전류 미러를 사용하여 2단 증폭 형태의 Fully Differential 연산 증폭기를 설계하였으며, 설계한 증폭기는 레이아웃으로 구현하여 시뮬레이션 프로그램(SPICE3f)을 통하여 성능을 검증하였다.

• 전기전자학회논문지
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• 제22권4호
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• pp.1025-1030
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• 2018

제안하는 4차 델타-시그마 변조기는 1개의 연산증폭기를 시분할 기법을 이용하여 4차 델타시그마 변조기를 구현한 구조를 이용하여 설계하였다. KT/C 잡음의 영향을 줄이기 위하여 첫 번째와 두 번째로 재사용하는 적분기의 적분 커패시터 사이즈를 크게 설계하였으며, 세 번째와 네 번째로 재사용하는 적분기의 적분 커패시터 사이즈는 작게 설계하였다. 다른 커패시터 용량을 한 개의 연산증폭기가 로드하기 때문에 안정도 문제를 해결하기 위하여 연산증폭기 단을 가변 하는 방법을 이용하였다. 전력을 절감하기 위하여, 1단으로 연산증폭기가 동작할 때 사용되고 있지 않는 2단을 구성하고 있는 CS증폭기와, 그 출력단에 붙어있는 연속모드 공통모드피드백회로 의 전류원을 차단하는 방법을 이용함으로써, 아이디어 적용전과 비교하였을 때, 15%의 전력 절감 효과를 얻었다. 제안한 변조기는 TSMC 0.18um CMOS N-well 1 poly 6 metal 공정을 이용하여 제작되었으며, 1.8V의 공급전압에서 305.55uW의 전력을 소모하였다. 256kHz의 샘플링 주파수, OSR 128, 1.024MHz의 클럭주파수, 250Hz 의 입력 싸인 파형을 공급하였을 때, 최대 SNDR은 66.3dB, 유효비트수는 10.6bits, DR은 83dB로 측정되었다. Fom(Walden)은 98.4pJ/step, Fom(Schreier)는 142.8dB 로 측정되었다.