• 대한전자공학회논문지SD
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• 제41권11호
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• pp.69-77
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• 2004

본 논문에서는 ground bounce 영향과 지연고장 검출을 함께 고려한 효율적인 보드레벨 연결선 테스트 생성 알고리즘을 제안한다. 제안된 알고리즘은 IEEE 1149.1의 연결선 테스트, ground bounce 영향에 의한 바운더리 스캔의 오동작 방지, 그리고 연결선의 지연고장 검출 능력을 포함한다. 본 논문에서 제안하는 기법은 기존의 기법에 비해 연결선의 지연고장 검출능력을 새롭게 추가하였지만, 연결선 테스트에 필요한 총 테스트 패턴 수는 기존의 기법과 비교해서 큰 차이를 보이지 않음을 실험결과에서 확인할 수 있다.

• 한국정보과학회논문지:시스템및이론
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• 제34권2호
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• pp.84-92
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• 2007

본 논문은, IEEE 1149.1 및 IEEE P1500 기반의 보드 및 SoC의 연결선 지연 고장 테스트를 위한 회로 및 테스트 방법을 제안한다. IDFT 모드 시, 출력 셀의 Update와 입력 셀의 Capture가 한 시스템 클럭 간격 내에 이루어지도록 하는 시스템 클럭 상승 모서리 발생기를 구현한다. 이 회로를 이용함으로써, 단일 시스템 클럭 뿐만 아니라 다중 시스템 클럭을 사용하는 보드 및 SoC의 여러 연결선의 지연고장 테스트를 쉽게 할 수 있다. 기존의 방식에 비해 면적 오버헤드가 적고 경계 셀 및 TAP의 수정이 필요 없으며, 테스트 절차도 간단하다는 장점을 가진다.

• 대한전자공학회논문지SD
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• 제43권1호
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• pp.37-44
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• 2006

본 논문은, IEEE 1149.1 및 IEEE P1500 기반의 보드 및 SoC의 연결선 지연 고장 테스트를 위한 회로 및 테스트 방법을 제안한다. IDFT 모드 시, 출력 셀의 Update와 입력 셀의 Capture가 한 시스템 클럭 간격 내에 이루어지도록 하는 시스템 클럭 상승 모서리 발생기를 구현한다. 이 회로를 이용함으로써, 단일 시스템 클럭 뿐만 아니라 다중 시스템 클럭을 사용하는 보드 및 SoC의 여러 연결선의 지연 고장 테스트를 쉽게 할 수 있다. 기존의 방식에 비해 면적 오버헤드가 적고 경계 셀 및 TAP의 수정이 필요 없으며, 테스트 절차도 간단하다는 장점을 가진다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 하계종합학술대회논문집
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• pp.795-798
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• 1998

IEEE1149.1 바운다리스캔은 칩과 칩간의 연결선상에서 발생가능한 지연고장을 점검 할 수 없게 설계되어있다. 칩에서 패턴을 주입하는 UpdateDR과 연결선을 통해서 전달된 결과 값을 관측하는 captureDR간의 간격이 ITCK가 되도록 UPdaeDR을 변경하는 기술보다 동작속도 및 추가영역면에서 최적임을 보여준다.

• 대한전자공학회논문지SD
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• 제42권5호
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• pp.39-46
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• 2005

본 논문은 SoC 상에서 정적인 고장 뿐 아니라 동적인 고장도 점검하고 진단할 수 있는 새로운 At-speed Interconnect Test Controller (ASITC)를 소개한다. SoC는 IEEE 1149.1과 P1500 래퍼의 코아들로 구성되고 다중 시스템 클럭에 의해 동작될 수 있으며, 이러한 복잡한 SoC를 테스트하기 위해 P1500 래퍼의 코아를 위한 인터페이스 모듈과 update부터 capture까지 1 시스템 클럭으로 연결선의 지연 고장을 점검할 수 있는 ASITC를 설계하였다. 제안한 ASITC는 FPGA로 구현하여 기능검증을 하였으며 기존의 방식에 비해 테스트 방법이 쉽고, 면적의 오버헤드가 적다는 장점이 있다.