• 융합정보논문지
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• 제11권8호
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• pp.1-7
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• 2021

본 논문에서는 병렬 인터페이스형 디지털/아날로그 변환회로에 외부 소자를 추가해 1개 비트를 확장하는 방법을 제시했다. 이를 위해 디지털/아날로그 변환회로의 원리를 살펴보고 개별 소자를 추가해 1개 비트를 확장하는 경우에 발생되는 문제점을 분석했으며, 연산증폭기 회로를 이용한 디지털/아날로그 소자의 비트 확장 방법을 제시했다. 제시한 방법은 연산증폭기의 고정밀도 특성을 이용함에 따라 소자에 오차가 발생하더라도 출력파형의 전체적인 크기에만 영향을 미치고 각 비트 사이에서 발생하는 전압역전 현상은 발생하지 않는 특징을 지닌다. 제시한 방법의 효과를 확인하기 위해 실험회로를 구성해 출력의 절대전압 측정과 상대적 오차 측정을 실시한 결과 0.0756%의 전압오차가 나타남으로서 개별소자 추가에 의해 1개 비트 확장 시 요건인 0.195%를 충분히 충족함을 확인했다.

• 정보처리학회논문지A
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• 제9A권1호
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• pp.93-98
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• 2002

본 논문에서는 하드디스크 드라이브 읽기 채널용 아날로그/디지털 변환기를 설계하였다. 본 회로는 고속 저에러율 비교 동작이 가능한 빠른 regenerative autozero 비교기에 기반을 두고 있고, 아키텍쳐에 Double Speed Dual ADC(DADA) 방식을 사용하여 전체 A/D 변환기의 속도를 효과적으로 향상시켰다. 또한 autozero 구조에 적합한 새로운 타입의 thermometer-to-binary 디코더를 사용하여 글리치를 제거하였고 기존의 구조를 보다 최적화시켰다. 이 ADC는 6-bit, 해상도, msample/s 최대 변환속도로 설계되었으며, 390mW 전력 소모와 한 클럭주기의 latency를 가진다. 설계에 0.65m CMOS 공정을 사용하였다.

• 한국정보통신학회논문지
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• 제16권6호
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• pp.1250-1259
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• 2012

본 논문에서는 저전압 고해상도 축차근사형 아날로그-디지털 변환기를 위한 시간-도메인 비교기를 제안한다. 제안하는 시간-도메인 비교기는 클럭 피드-스루 보상회로를 포함한 전압제어지연 변환기, 시간 증폭기, 그리고 바이너리 위상 검출기로 구성된다. 제안하는 시간-도메인 비교기는 작은 입력 부하 캐패시턴스를 가지며, 클럭 피드-스루 노이즈를 보상한다. 시간-도메인 비교기의 특성을 분석하기 위해 다른 시간-도메인 비교기를 가지는 두 개의 1V 10-bit 200-kS/s 축차근사형 아날로그-디지털 변환기가 0.18-${\mu}m$ 1-poly 6-metal CMOS 공정에서 구현된다. 11.1kHz의 아날로그 입력신호에 대해 측정된 SNDR은 56.27 dB이며, 제안된 시간-도메인 비교기의 클럭 피드-스루 보상회로와 시간 증폭기가 약 6 dB의 SNDR을 향상시킨다. 구현된 10-bit 200-kS/s 축차근사형 아날로그-디지털 변환기의 전력소모와 면적은 각각 10.39 ${\mu}W$와 0.126 mm2 이다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 추계학술대회
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• pp.365-367
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• 2013

본 논문에서는 $0.18{\mu}m$ CMOS 공정 기술을 이용하여 12-bit 1MSps 연속 근사화 아날로그-디지털 변환기(Analog to Digital Converter : ADC)를 설계하였다. 설계된 아날로그-디지털 변환기는 Cadence Tool을 이용하여 시뮬레이션 및 레이아웃을 진행하였다. 시뮬레이션 결과 1.8V의 공급전압에서 전력 소모는 5.5mW였고, 입력 신호의 주파수가 100kHz일 때, SNDR은 70.03dB, 유효 비트수는 11.34bit의 결과를 보였다. 설계된 변환기는 $0.8mm{\times}0.7mm$ 크기로 레이아웃 되었다.

• 한국통신학회논문지
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• 제23권5호
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• pp.1349-1359
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• 1998

본 논문에서는 디지털 FM 스테레오 합성 신호 발생기(FM stereo composite signal generator)의 구현 결과를 제시하였다. 직접 디지털 주파수 합성기(DDFS)를 응용하여 단일 칩으로 디지털화 하였으며, $1.0\mu\textrm{m}$ CMOS 게이트­어레이 기술로 구현하였다. 설계 결과는 시뮬레이션을 통해 신호 발생 과정을 검증하였고, 디지털 칩을 실장한 평가용 인쇄회로기판을 제작하여 신호 발생 값을 비교 분석하였다. 측정 결과 디지털-아날로그 변환기의 비트 수가 12비트일 때 신호 대 잡음비가 74dB가 측정되었으며, 이는 아날로그 회로보다 14dB 더 우수한 것이다. 범용 스테레오 입출력으로 16비트 디지털-아날로그 변환기를 사용할 경우 아날로그 방식보다 훨씬 우수한 스펙트럼 순수도를 얻을 수 있을 것으로 기대한다. 디지털 FM 스테레오 합성 신호 발생기는 신호 대 잡음비, 정확도, 튜닝 안정성,그리고 집적도측면에서 기존의 아날로그회로보다 우수한 특성을 보인다.

• 대한전자공학회논문지SD
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• 제45권7호
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• pp.44-51
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• 2008

본 논문에서는 비대칭 펄스 폭 변조 파워-앰프를 갖는 스테레오 오디오 디지털-아날로그 변환기를 제안한다. 고 전력 오디오 기기에 주로 사용되던 class-D 증폭기를 헤드폰 응용에 적용하기 위하여, 증폭기가 디지털-아날로그 변환기와 한 칩으로 집적화될 때에 발생되는 채널 간 간섭에 의한 잡음을 분석하고 이 영향을 줄이기 위한 시그마-델타 변조기의 최적화 방안을 제시하였다. 또한, 비대칭 구조의 펄스 폭 변조 방식이 파워-앰프 단에서 발생되는 스위칭 노이즈와 전력 손실을 줄이기 위하여 구현되었다. 제안된 구조들은 0.13-mm CMOS 공정을 통해 설계 제작되었다. 제안된 오디오 디지털-아날로그 변환기는 단일 출력을 가진 파워-앰프를 포함하여 4.4-mW를 소모하면서 다이나믹-레인지 95-dB를 확보하였다.

• 한국정보통신학회논문지
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• 제20권12호
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• pp.2317-2325
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• 2016

본 논문은 reference driver를 이용한 10비트 10MS/s 축차근사형(SAR: Successive Approximation Register) 아날로그-디지털 변환기(ADC: Analog-to-Digital Converter)를 제안한다. 제안하는 SAR ADC는 커패시터형 디지털-아날로그 변환기(CDAC: Capacitive Digital-to-Analog Converter), 비교기, SAR 로직, 그리고 공급 전압 노이즈에 대한 내성을 향상시키는 reference driver로 구성된다. ${\pm}0.9V$의 아날로그 입력전압을 가지는 SAR ADC를 위해 reference driver는 0.45V, 1.35V의 기준 전압을 생성한다. 설계된 SAR ADC는 $0.18{\mu}m$ CMOS 공정을 이용하여 제작되었으며 1.8V의 공급전압을 사용하였다. 제안된 SAR ADC는 reference driver를 이용하여 +/- 200mV의 공급 전압 변화에서도 ${\pm}0.9V$의 입력 범위를 유지한다. 10MS/s의 샘플링 주파수에서 5.32mW의 전력을 소모한다. 측정된 ENOB는 9.11 비트 이며, DNL과 INL은 각각 +0.60/-0.74 LSB와 +0.69/-0.65 LSB이다.

• 전자공학회논문지S
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• 제36S권5호
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• pp.122-131
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• 1999

저주파의 아날로그 신호를 디지털 신호로 변환하기 위해 sigma-delta 아날로그-디지털 변환기의 이용이 용이하다. 이 변환기는 변조기와 디지털 필터로 구성되는데 본 논문에서는 변조기에 대해서만 언급한다. 모델링을 통해 14비트 분해능을 갖는 2차 sigma-delta 변조기를 설계하기 위한 변조기의 구성요소 즉 연산 증폭기, 적분기, 내부 ADC 및 DAC의 최대 허용 에러 범위를 규정하였으며, 이를 토대로 연산증폭기, 2비트 ADC 및 DAC 등을 설계·검증하고, 이들을 서로 연결하여 2차 sigma-delta 변조기를 구성하였다. 3비트 ADC의 기준전압을 조절하여 변조기 성능 향상을 도모하였으며, 내부 DAC를 축전기 및 간단한 제어회로로 구성하여 비선형성 에러를 최소화하였다. 설계된 각각의 구성요소들은 모델링에서 정의된 에러 범위를 모두 만족하였으며, 전체 변조기는87㏈의 입력범위와 87㏈의 최대 신호 대 잡음 비를 가졌다.

• 문화기술의 융합
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• 제4권4호
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• pp.379-385
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• 2018

본 논문은 절연된 환경에서 멀티채널 아날로그 신호의 정확하고 안전한 전송을 위해 옵토커플러를 활용한 신호의 전송과 절연에 대해 다룬다. 신호의 전송 과정에서 절연 소자의 온도 의존성과 비선형성에 의한 신호의 왜곡을 최소화하고 우수한 잡음 여유도를 확보하기 위해 디지털 절연을 이용한 디지털 전송을 연구한다. 옵토커플러를 적용한 디지털 전송에 대한 이론적 고찰을 토대로 멀티채널 아날로그 신호의 전송 회로를 제안하였고 디지털 데이터의 직렬 전송 프레임도 설계하였다. 이론적 고찰과 일치하는 실험 결과를 통하여 제안하는 회로와 구현된 프로그램이 절연 장벽을 극복하고 멀티채널 아날로그 신호를 정확히 전송할 수 있음을 증명하였다.

• 전자공학회논문지SC
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• 제37권2호
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• pp.37-42
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• 2000

본 논문에서는 파이프라인드 구조의 빠른 변환 속도와 축차비교 구조의 저전력 구조를 이용하여 고속, 저전력 아날로그 디지털 변환기를 제안하였다. 제안된 구조의 변환 방법은 축차비교 구조의 변환에서 비교기를 파이프라인드 구조로 연결하여 홀드된 주기에 비교기의 기준 전위를 전 비교기의 출력 값에 의해 변환하도록 하여 고속 동작이 가능하도록 하였다. 제안된 구조에 의해 8비트 아날로그 디지털 변환기를 0.8㎛ CMOS공정으로 HSPICE를 이용하여 시뮬레이션한 결과, INL/DNL(Integral Non-Linearity/Differential Non-Linearity)은 각각 ±0.5/±1이었으며, 100㎑ 사인 입력 신호를 10MS/s로 샘플링 하여 DFT(Discrete Fourier Transform)측정 결과 SNR(Signal to Noise Ratio)은 41㏈를 얻을 수 있었다. 10MS/s의 변환 속도에서 전력 소모는 4.14㎽로 측정되었다.