• Journal of the Korean Vacuum Society
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• v.4 no.3
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• pp.293-300
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• 1995

p-doped poly-Si/SiO2/Si 기판위에 저압 화학증착법(LPCVD)으로 증착한 텅스텐 실리사이드(WS2.7)막을$ 850^{\circ}C$에서 20분 동안 N2 분위기에서 열처리한 후에 건식 분위기에서 열산화하였다. 다결정 실리콘의 인도핑(doping)레벨에 따른 텅스텐 폴리사이드(WSi2.5/poly-Si)막의 산화 성장률과 텅스텐 폴리사이드막의 산화 메카니즘에 대하여 연구하였다. 텅스텐 폴리사이드막의 산화 성장률은 다결정 실리콘의 인(p) 도핑 레벨이 증가함에 따라 증가하였다. 텅스텐 폴리사이드막의 산화는 텅스텐 실리사이드층의 과잉(excess)Si가 초기 산화과정 동안 소모된 후에 다결정 실리콘층의 Si가 소모되었다. 산화막과 산화막을 식각(etching)한 후에 텅스텐 실리사이드막의 표면 거칠기는 다결정 실리？의 인 농도가 적을수록 평탄하였다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2004.11a
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• pp.45-48
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• 2004

본 논문은 니켈실리사이드 (Ni-Silicide)의 열안정성을 개선하기 위해서 Ti와 TiN capping 층을 이용한 새로운 구조 Ni/Ti/Ni/Tin 구조를 제안하였다. 계면특성과 열안정성을 향상시키기 위해 타이타늄(Ti)을 니켈(Nickel) 사이에 적용하고, 니켈 실리사이드 형성 시 산소와의 반응을 억제하여 실리사이드의 응집현상을 개선시키고자 TiN capping을 적용 하였다. 니켈 실리사이드의 형성온도에 따른 $NiSi_2$로의 상변이를 억제할 수 있었고, 열안정성 평가를 위한 $700^{\circ}C$, 30분간 고온 열처리에서도 제안한 구조로 니켈실리사이드의 단면특성과 19 % 정도 면저항 특성을 개선하였다.

• Journal of the Korean Vacuum Society
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• v.6 no.2
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• pp.165-171
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• 1997

If the thickness of Pd deposited is larger than 9$\AA$, its phase is $Pd_3Si$. This phase is followed by pure Pd phase with further deposition of Pd. Also, when the thickness of Pd deposited on top of Si(111) is larger than 1$\AA$, the phase of Pd-silicide formed is found to be Pd2Si. The full width at half maximum of Pd 3d core-levels increases with decreasing of Pd film thickness at low coverages ($\leq0.5\AA$). This is due to the formation of additional phase of Pd silicide, i.e. PdSi, in addition to $Pd_2Si$.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.15 no.5
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• pp.399-405
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• 1990

Rapid Thermal Process(RTP) has been used to precisely control and study the reaction rate for the formation of refractory titanuium silicide. Samples were prepared by sputtering deposition layer of titanium on n-type, poly-deposit silicon wafers. The process were then sujected to a matrix of rapid time-temperature profile under nitrgen, argon gas ambient to precisely control the silicide formation. Reacted films were analyzed by the sheet resistance measursrement, SEM, ASR and X-ray diffraction. Results were shown that the resistivity of the silicide films are below 20u-cm and the thickness of silicide films are about two times than that of as-deposited titanium films. Silicidation ambient was likely to happen at the same tamperature-time condition for argon and nitrogen gas.

• Proceedings of the Materials Research Society of Korea Conference
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• 2012.05a
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• pp.89.1-89.1
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• 2012

실리콘 반도체의 Ultra large scale integration (ULSI) 기술 및 소자의 나노스케일화에 따라 배선 금속 물질로 사용하던 알루미늄 보다 낮은 비저항을 가지면서 금속의 전자이동효과에 잘 견딜 수 있는 차세대 배선 물질로서 구리가 큰 주목을 받고 있다. 하지만 구리의 경우, 높은 확산성을 가지기 때문에 열처리 과정에서 구리 실리사이드가 형성되는 등 소자의 신뢰성 및 성능을 감소시키므로, 이를 방지하기 위한 확산 방지막이 필요하다. IC의 배선에서 사용되는 기존의 확산 방지막은 Ta, TaN, TiN, TiW, TaSiN 등으로, 대부분 금속으로 이루어져 있기 때문에 증착 장비를 이용하여 두께를 조절하는 기술, 박막의 질을 최적화 하는 과정이 필요하며, 증착 과정 중에서 불순물이 함께 증착되거나 실리사이드가 형성되는 등의 단점을 가진다. 구리 기반의 배선 물질에서 문제될 수 있는 또 한가지의 이슈는 소자의 나노스케일화에 따른 배선 선폭의 감소로 인하여 확산 방지막 두께 또한 감소되어야 하는 것으로서, 확산 방지막의 두께가 감소함에 따른 방지막의 균일성 감소, 연속성 등이 큰 문제로 작용할 수 있어 이를 해결하기 위한 새로운 기술 또는 새로운 확산 방지막 물질의 개발이 시급한 실정이다. 본 연구에서는 구리/실리콘 구조에서 금속의 실리콘 박막 내로의 확산 및 실리사이드 형성을 방지하기 위하여 그래핀을 확산 보호막으로서 사용하였다. 그래핀은 화학기상증착법을 이용하여 한 겹에서 수 겹으로 성장되었으며, PMMA 물질을 이용하여 실리콘 기판에 전사되었다. 구리/그래핀/실리콘 구조의 샘플을 500 ~ 800도의 온도 범위에서 열처리 하였고, 구리 실리사이드 형성 여부를 XRD로 분석하였다. 또한 TEM 분석을 통해 구리 실리사이드의 형성 모양을 관측하였다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.40 no.11
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• pp.1-8
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• 2003

In this paper, the dependence of silicide properties such as sheet resistance and cross-sectional profile on the dopants for source/drain and gate has been characterized. There was little difference of sheet resistance among the dopants such as As, P, BF$_2$ and B$_{11}$ just a(ter formation of NiSi using RTP (Rapid Thermal Process). However, the silicide properties showed strong dependence on the dopants when thermal treatment was applied after silicidation. BF$_2$ implanted silicon showed the most stable property, while As implanted one showed the worst. The main reason of the excellent property of BF$_2$ sample is believed to be tile retardation of hi diffusion by the flourine. Therefore, retardation of Ni diffusion is highly desirable for high performance Ni-silicide technology.y.

• Journal of the Korea Academia-Industrial cooperation Society
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• v.9 no.1
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• pp.16-22
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• 2008

We fabricated thermally-evaporated 10 nm-Ni/30 nm and 70 nm Poly-Si/200 nm-$SiO_2/Si$ structures to investigate the thermal stability of nickel silicides formed by rapid thermal annealing(RTA) of the temperature of $300{\sim}1100^{\circ}C$ for 40 seconds. We employed for a four-point tester, field emission scanning electron microscope(FE-SEM), transmission electron microscope(TEM), high resolution X-ray diffraction(HRIXRD), and scanning probe microscope(SPM) in order to examine the sheet resistance, in-plane microstructure, cross-sectional microstructure evolution, phase transformation, and surface roughness, respectively. The silicide on 30 nm polysilicon substrate was stable at temperature up to $900^{\circ}C$, while the one on 70 nm substrate showed the conventional $NiSi_2$ transformation temperature of $700^{\circ}C$. The HRXRD result also supported the existence of NiSi-phase up to $900^{\circ}C$ for the Ni silicide on the 30 nm polysilicon substrate. FE-SEM and TEM confirmed that 40 nm thick uniform silicide layer and island-like agglomerated silicide phase of $1{\mu}m$ pitch without residual polysilicon were formed on 30 nm polysilicon substrate at $700^{\circ}C\;and\;1000^{\circ}C$, respectively. All silicides were nonuniform and formed on top of the residual polysilicon for 70 nm polysilicon substrates. Through SPM analysis, we confirmed the surface roughness was below 17 nm, which implied the advantage on FUSI gate of CMOS process. Our results imply that we may tune the thermal stability of nickel monosilicide by reducing the height of polysilicon gate.

• Proceedings of the International Microelectronics And Packaging Society Conference
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• 2001.11a
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• pp.217-221
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• 2001

Poly-Si/SiO$_2$/Si의 하부기판구조 위에 Co금속을 E-beam evaporation 방식으로 증착하고 급속 열처리 방식을 통해 inkjet 프린터헤드의 heater로 사용 할 수 있는 코발트실리사이드를 형성하였다. RTA로 열처리 온도와 시간을 변수로하여 코발트실리사이드의 가장 안정적 결정상 및 성분분포를 찾고 이렇게 제작된 박막의 면저항과 표면특성을 통해 고온에서 사용 할 수 있는지를 연구하였다. 박막을 발열체(400~$600^{\circ}C$)로 사용하기 위해서는 발열체가 외부배선과의 접촉 저항보다 커야하고 저항이 고온에서 크게 변하면 안 된다. 코발트 실리사이드는 80$0^{\circ}C$ 20sec에서 발열체로 사용하기에 적당한 특성을 보였다. 그러나 실리사이드반응이 RTA에서 40$0^{\circ}C$ 20sec에서 형성되기 시작하지만 열처리 온도를 높일수록 박막의 면저항과 상변화가 일어남으로 발열체로 사용 할 수 없고, 90$0^{\circ}C$ 20sec 이상에서는 표면의 거칠어짐으로 인해 면저항이 증가하는 현상을 보여 역시 발열체로 사용 할 수 없음을 알 수 있었다.

• Electrical & Electronic Materials
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• v.3 no.3
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• pp.178-186
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• 1990

다결정 실리콘 상의 텅스텐 시리사이드 막의 Si/W 조성비, 저항 및 응력을 측정함으로써 어닐링과 산화에 따른 막 특성의 변화를 조사하였다. 막형성 직후의 텅스텐 시리사이드 막의 Si/W 조성비는 2.6이었으나 어닐링 후에는 2.4-2.6으로 산화후에는 2.0-2.3으로 감소하였다. 비저항은 막형성 직후에는 41.2.OMEGA./$\square$ 로, 산화후에는 4.3.OMEGA./$\square$으로 감소하였다. 또한 텅스텐 실리사이드 막의 응력은 SiH$_{4}$유량의 증가에 따라 감소하였으며 어닐링후에는 증가하였다. 그밖에 과잉의 Si, 도펀트 P 그리고 막내에 유입된 F와 H등은 열처리시 실리사이드/다결정 Si 및 실리사이드/SiO$_{2}$의 계면으로 이동하여 응력의 증가를 초래하는 것으로 보인다.

• Korean Journal of Materials Research
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• v.8 no.1
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• pp.10-12
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• 1998

Si FEA 로부터 tip의 표면을 Ti금속으로 silicidation한 새로운 2극형 Ti-실리사이드 FEA를 제작하고 이의 전계방출 특성을 Si FEA의 경우와 비교하였다. 양극과 음극간의 거리를 10$\mu\textrm{m}$로 유지하고 $10^{-8}$Torr의 고진공 상태에서 측정한 실리사이드 FEA의 turn-on전압은 약 40V로, 전계방출전류와 정상상태 전류 변동율은 150V의 바이어스 아래에서 약 3x$10^{-2}$ $\mu$A/tip와 0.1%min로 나타났다. Ti-실리사이드 FEA는 Si FEA에 비해 낮은 turn-on 전압, 높은 전계방출전류 및 고내구특성을 나타내었다.