• 대한전자공학회논문지SD
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• 제37권6호
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• pp.1-8
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• 2000

본 논문에서는 플래시 메모리의 비트라인 공유에 따른 간섭현상을 최소화한 센스 엠프를 제시하였다. 외부소자에서 내부 플래시 메모리를 읽고자 하였을 때 발생할 수 있는 간섭현상은 공유된 비트라인으로 인하여 출력에서 에러가 발생할 수 있다. 주된 원인으로는 칩의 소형화에 따른 얇은 부유 게이트 옥사이드층의 사용에 따른 전하의 이동에 따라 발생한다. 본 논문에서는 전하의 이동을 최소화 하기 위해서는 공유된 비트라인에 인가되는 전압을 낮추었으며, 낮은 비트라인 전압으로도 플래시 셀의 데이터의 값을 판정할 수 있는 센스 앰프를 설계, 구현, 검증하였다.

• 전기전자학회논문지
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• 제28권1호
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• pp.1-5
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• 2024

DRAM의 성능 개선을 위해 센스앰프의 미스매치로 인한 센싱페일을 감소시켜야 한다. 플립페일과 달리 딜레이페일은 고속 동작이 요구될 때 더 심화될 수 있어 차세대 메모리 설계 시 면밀히 고려되어야 할 문제이다. Conventional SA는 증폭 시작 시 모든 트랜지스터가 동시에 동작하는 반면, SDSA는 BLB를 출력으로 하는 트랜지스터 2개만 먼저 동작시켜 오프셋을 완화할 수 있다. 본 논문에서는 SDSA의 딜레이페일에 대한 우수성을 시뮬레이션을 통해 검증하였다. Conventional SA에 비해 약 90%의 딜레이 페일 감소 효과를 갖고 있음을 확인했다.

• 반도체공학회 논문지
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• 제2권4호
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• pp.8-12
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• 2024

이 논문은 DRAM 인메모리 컴퓨팅을 위한 소프트웨어-하드웨어 공동 최적화 기법을 제시하며, 2T1C 셀 시스템에서 센스 증폭기의 읽기 전력을 크게 감소시킨다. 2 의 보수 표현(2's complement)에서 부호 절대값 표현(signed magnitude)으로 전환함으로써, 데이터 '0'의 발생률을 52%에서 73%로 증가시킨다. 이로 인해 읽기 전력을 13%까지 감소시킬 수 있다. 가변 기준 전압을 포함하는 새로운 센스 증폭기를 설계하여 추가로 15%의 전력 감소에 기여하였다. 이러한 공동 최적화 전략은 기존 대비 총 읽기 전력을 26% 감소시켰으며, 메모리 집약적 컴퓨팅 환경에서 에너지 효율성의 상당한 개선을 보인다.

• 전기전자학회논문지
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• 제17권3호
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• pp.260-266
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• 2013

DRAM 에서 folded bit line 대비 open bit line은 데이터 read나 write 동작시 노이즈(noise)에 취약하다. 6F2(F: Feature Size) 구조의 open bit line에서 DRAM 집적도 증가에 따라 코어(core) 회로부 동작 조건은 노이즈로부터 더욱 악화된다. 본 논문에서는 비트라인(bit line) 간 데이터 패턴의 상호 간섭 영향을 분석하여, 기존의 연구에서는 다루지 않았던 open bit line 방식에서 데이터 패턴 상호 간섭의 취약성을 실험적 방법으로 확인하였으며, 68nm Tech. 1Gb DDR2에서 Advan Test장비를 사용하여 실험하였다. 또한 open bit line 설계 방식에서 노이즈 영향이 DRAM 동작 파라미터(parameter) 특성 열화로 나타나는데, 이를 개선 할 수 있는 방법을 센스앰프 전원분리 실험으로 고찰하였다. 센스앰프 전원분리시 0.2ns(1.3%)~1.9ns(12.7%) 이상 개선될 수 있음을 68nm Tech. 1Gb DDR2 modeling으로 시뮬레이션 하였다.

• 대한전자공학회논문지SD
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• 제40권6호
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• pp.421-430
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• 2003

본 논문에서는 MCU에 내장된 EPROM의 저 전압 동작을 위한 새로운 회로구조를 제안하였다. MCU에 내장된 EPROM은 일반적으로 마스크 롬에 비해 저 전압 특성이 떨어지며, 배터리를 사용하여 전원전압이 시간이 경과할수록 감소하는 응용분야에서는 마스크 롬을 내장한 MCU와 대체가 되지 않는 문제가 발생한다. 본 논문에서는 EPROM의 저 전압 동작을 위해 전원전압이 특정전압이하로 낮아지면 이를 검출하여 EPROM의 워드라인의 전압을 승압시키는 회로와 기준 셀을 사용하지 않고 전류를 감지하는 센스앰프를 제안하여 저 전압 특성이 30%이상 개선된 1.5V에서 동작하는 EPROM 내장 MCU를 설계, 구현, 검증하였다.

• 전기전자학회논문지
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• 제11권4호
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• pp.129-136
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• 2007

본 논문에서는 Dual-Port 구조를 사용하는 Display IC용 내장형 1T-SRAM에 적합한 간단하고 효과적인 새로운 데이터라인 리던던시 회로(dataline redundancy circuit)를 제안하고 이를 0.18-um CMOS 1T-SRAM 공정을 이용하여 $320{\times}120{\times}18$-Bit Dual-port 1T-SRAM로 구현하여 검증하였다. 한 개의 인버터와 한 개의 낸드 게이트로 이루어진 시프트 로직 회로(shift logic circuit)를 이용해서 기존의 데이터라인 리던던시 회로 보다는 훨씬 간단하게 컨트롤 로직을 구현함으로써 한 개의 비트라인 페어(bit line pair)의 피치(pitch) 내에서 필요한 컨트롤 로직을 모두 구현할 수 있었다. 또한 시프트 로직 회로를 개선해서 worst case에서의 delay를 12.3ns에서 5.9ns로 52% 감소시켜서 워드라인 셋업 후에서 센스앰프 셋업까지의 시간 동안에 데이터라인 스위칭 작업을 완료할 수 있게 하여서 데이터라인 리던던시 회로의 타이밍 오버헤드(timing overhead)를 row cycle 시간에 의해 감추어지게 할 수 있었다. 본 논문에서 제시된 데이터라인 리던던시 회로의 면적 오버헤드(area overhead)는 약 7.6%로 예측된다.