• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2019년도 춘계학술대회
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• pp.254-256
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• 2019

소수체 GF(p)와 이진체 $GF(2^m)$ 상의 다중 타원곡선을 지원하는 듀얼 필드 ECC (DF-ECC) 프로세서를 설계하였다. DF-ECC 프로세서의 저면적 설와 다양한 타원곡선의 지원이 가능하도록 워드 기반 몽고메리 곱셈 알고리듬을 적용한 유한체 곱셈기를 저면적으로 설계하였으며, 페르마의 소정리(Fermat's little theorem)를 유한체 곱셈기에 적용하여 유한체 나눗셈을 구현하였다. 설계된 DF-ECC 프로세서는 스칼라 곱셈과 점 연산, 그리고 모듈러 연산 기능을 가져 다양한 공개키 암호 프로토콜에 응용이 가능하며, 유한체 및 모듈러 연산에 적용되는 파라미터를 내부 연산으로 생성하여 다양한 표준의 타원곡선을 지원하도록 하였다. 설계된 DF-ECC는 FPGA 구현을 하드웨어 동작을 검증하였으며, 0.18-um CMOS 셀 라이브러리로 합성한 결과 22,262 GEs (gate equivalences)와 11 kbit RAM으로 구현되었으며, 최대 100 MHz의 동작 주파수를 갖는다. 설계된 DF-ECC 프로세서의 연산성능은 B-163 Koblitz 타원곡선의 경우 스칼라 곱셈 연산에 885,044 클록 사이클이 소요되며, B-571 슈도랜덤 타원곡선의 스칼라 곱셈에는 25,040,625 사이클이 소요된다.

• 한국에너지공학회:학술대회논문집
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• 한국에너지공학회 1994년도 춘계학술발표회 초록집
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• pp.55-63
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• 1994

국내에서 실제 운전되고 있는 천연가스 복합발전플랜트의 성능 예측에 대한 공정전산 해석을 수행하였다. 가스터빈 사이클은 압축기, 연소기, 터빈 및 터빈 날개의 냉각을 위한 냉각계통으로 구성하였으며, 중기터빈 사이클은 폐열회수보일러, 고압/중압/저압터빈, 펌프 및 부속공정으로 구성하였다. 해석결과는 실제 플랜트의 운전자료와 정성적 및 정량적으로 잘 일치하였으며, 폐열회수보일러의 적절한 설계에 의하여 전체 플랜트의 출력향상을 도모할 수 있음을 제시하였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2001년도 봄 학술발표논문집 Vol.28 No.1 (A)
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• pp.742-744
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• 2001

이 논문은 n-차원 스타 그래프 S$_{n}$, n$\geq$4에서 정점과 에지 고장의 수가 n-3 이하일 때, 임의의 두 고장이 아닌 정점 사이에 길이가 두 정점의 색이 같으면 n!-2f$_{v}$ -2 이상이고, 색이 다르면 n!-2f$_{v}$ -1 이상인 경로가 존재함을 보인다. 여기서 f$_{v}$ 는 고장인 정점의 수이다. 이 결과를 이용하면 고장의 수가 n-3이하일 때, 임의의 고장이 아닌 에지를 지나는 길이 n!-2f$_{v}$ 이상인 사이클을 설계할 수 있다.

• 태양에너지
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• 제10권3호
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• pp.35-45
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• 1990

주어진 열원에서 유기 랭킨 사이클 시스템을 통해 얻을 수 있는 최대 출력 조건에서의 최적 효율을 구하기 위한 이론식을 유도하였으며, 이것이 작동 유체의 열물성치에 의한 엔탈피를 기초로 하여 계산된 열효율과 비교하여 잘 일치되는 것을 확인하였다. 본 연구에서 유도된 결과식에 의해 최대 출력은 열원의 열용량과 초기 온도 그리고 핀치점 온도차만의 함수임을 알 수 있었으며, 이 때의 효율은 열원의 열용량과 관계없이 입열원과 방출열원 초기 온도와 핀치점 온도차의 함수임을 알 수 있었다. 여기서 구한 최대 출력시의 효율식은 실제 랭킨 사이클 시스템의 설계를 위한 최적 설계지표로 사용될 수 있으며 실제 발전소의 성능 예측을 위한 최적 효율로도 사용될 수 있을 것이다.

• 한국추진공학회지
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• 제12권5호
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• pp.18-25
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• 2008

가스발생기 사이클 액체로켓엔진의 성능 해석 프로그램을 개발하였다. 본 프로그램은 구성품의 성능으로부터 시스템의 성능을 예측하는 기능을 가지며 구성품 성능은 별도의 해석이나 실험에 의한 성능결과에 근거한 모델로 평가한다. 프로그램은 기존의 개념설계 연구와 비교하여 검증하였다. 서브시스템의 성능 모델은 MC-1 엔진 설계 및 10톤 추력 엔진에 대한 시스템 해석 결과와 비교하여 적절한 결과를 주는 것으로 확인하였다. 적용 예로서 LOx/Jet-A1을 사용한 30톤급 엔진의 성능을 제시하였다.

• 전기저널
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• 통권302호
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• pp.64-70
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• 2002

현재 미쓰비시(삼릉)전기를 비롯한 빌딩관련업계에서는 빌딩의 재건축이나 설비투자는 감소되고 건물$\cdot$설비의 장(長)수명화가 도모되고 있으며, 전체수명에 걸친 경제적 부담을 종합적으로 억제함으로써 러닝코스트를 최적화하려는 경향은 더욱 높아질 것으로 예측된다. 빌딩의 기획$\cdot$설계단계에서부터 폐기까지의 라이프사이클에서 러닝코스트가 점하는 비율은 라이프사이클 코스트(LCC)전체의 $70\%$에서 $80\%$가 된다. 이것을 억제하는 것은 중요한 과제로서, 그 지원시스템으로 고도의 빌딩매니지먼트 시스템(BMS)이 필요하게 된다. 개발한 BMS는 중$\cdot$대규모 빌딩시스템 확대판매를 위한 새로운 시스템이지만 종합관리서비스를 위한 수탁용 지원시스템이기도 하다. 빌딩 라이프사이클의 전(全)단계(기획$\cdot$설계$\rightarrow$건설$\rightarrow$운용관리$\rightarrow$처분)에서 대응하게 되어 있다. 동사그룹(미쓰비시전기 및 미쓰비시전기 빌딩테크노서비스)은 빌딩오너의 경영적 시각에서, 활동이 가능하며 메이커와 서비스회사의 구분없이 다방면에 걸쳐 역할을 담당하고 있다. 또 고객에게 가치를 제공하는 기술과 전국적인 대응체제는 BMS 개발에 큰 힘이 되고 있다. 개발한 BMS의 특징은, 지금까지의 설비관리시스템의 실적을 베이스(경험, 노하우 등)로 다시 보완하여 장치함으로써 임차인관리시스템, 나아가 에너지 절약 요구에 응한 에너지관리까지 확대하여 유기적(관련정보와 연계를 갖도록 한다는 의미)으로 구축한 시스템을 완성한 점이다.

• 대한토목학회논문집
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• 제29권2D호
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• pp.235-244
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• 2009

최근 건설공사에서 설계VE 업무의 중요도는 더욱 증대되고 있으며, 일상적인 관리활동으로 도입되고 있다. 건설공사에서 설계VE는 기본설계와 실시설계 두 번에 걸쳐 진행된다. 설계VE의 효과를 높이기 위해서는 발주자 및 사용자 요구사항과 설계의 라이프 사이클 측면에서 기본설계와 실시설계 VE 결과를 상호 연계할 필요가 있다. 본 연구에서는 설계VE 업무를 효율적으로 수행하기 위한 연속적 설계VE 프로세스를 제시한다. 제시된 모델에서는 Follow-up(후속조치) 활동을 강조하여 VE 성과 분석 중심의 업무모델을 수립했다. 제시된 모델을 설계VE 실무사례에 적용하여 효율성을 검증했다. 실제 VE 업무에 적용한 결과 첫째, 발주자 및 사용자 요구사항을 체계적 반영할 수 있었으며; 둘째, VE 제안내용의 반영계획 수립을 통한 발주자 의사결정을 지원하고; 셋째, 설계업무 인터페이스를 강화하며; 넷째, 반영결과 추적을 할 수 있었다. 이러한 효과를 고려할 때 본 연구에서 제시한 설계VE 업무모델은 설계의 라이프사이클에서 설계VE 결과를 추적하고 업무분석을 체계화하는데 기여할 것으로 기대된다.

• 대한전자공학회논문지SD
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• 제47권1호
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• pp.20-27
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• 2010

본 논문에서는 고성능 H.264/AVC 복호기 설계를 위해 디블록킹 필터의 수행시간 단축과 저전력 설계를 위한 필터링 순서 및 효율적인 메모리 구조를 제안하고 5단 파이프라인으로 구성된 필터의 설계에 대해 기술한다. 디블록킹 필터는 블록 경계에서 발생하는 왜곡을 제거하여 영상의 화질을 개선시키지만 하나의 경계에 여러 번 필터링을 수행하여 많은 메모리 접근과 반복되는 연산과정이 수반된다. 따라서 본 논문에서는 메모리 접근과 필터 수행 사이클을 최소화하는 새로운 필터 순서를 제안 하고 반복되는 연산의 효율적 관리를 위해 파이프라인 구조를 적용하였다. 제안하는 디블록킹 필터는 메모리 읽기, 임계값 계산, 전처리 연산, 필터 연산, 메모리 쓰기로 구성된 5단 파이프라인으로 구현되어 순차적인 필터 연산에 병렬적 처리가 가능하며 각 단계에 클록 게이팅을 적용하여 하드웨어 자원에 불필요한 전력을 감소시켰다. 또한, 적은 내부 트랜스포지션 버퍼를 사용하면서 필터링 순서를 효율적으로 개선하여 필터 수행을 위한 메모리 접근과 수행 사이클을 감소시켰다. 제안하는 디블록킹 필터의 하드웨어는 Verilog HDL로 설계 하였으며 기존의 복호기에 통합하여 Modelsim 6.2g 시뮬레이터를 이용해 검증하였다. 입력으로는 표준 참조 소프트웨어 JM9.4 부호기를 통해 압축한 다양한 QCIF영상 샘플을 사용하였다. 기존 필터들과 수행 사이클을 비교한 결과, 제안하는 구조의 설계가 비교적 적은 트랜스포지션 버퍼를 사용했으며 최소 20%의 수행 사이클이 감소함을 확인하였다.

• 대한전자공학회논문지TE
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• 제39권3호
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• pp.1-7
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• 2002

본 논문에서는 다중 PFD(Phase Frequency Detector)와 적응 전하펌프 회로를 설계하여 지터 잡음 특성과 주파수 획득 과정을 향상시킨 새로운 PLL 클럭 발생기를 제안한다. 기존의 PLL은 넓은 데드존과 듀티 사이클 특성을 갖고 있기 때문에 지터잡음을 발생하고, 긴 지연시간 때문에 고속 동작에는 부적합하다. 본 논문에서는 이러한 문제를 해결하기 위하여, TSPC(True Single Phase Clocking) 회로를 이용하여 다중 구조를 갖는 PFD를 설계하였다. 데드존 특성, 듀티 사이클의 제한조건을 개선할 수 있도록 회로를 설계하였으며, 탁월한 지터잡음 성능을 향상시킬 수 있었다. 또한 적응 전하펌프 회로를 사용하여 PLL을 설계하였으며 루프필터의 전하펌프 전류를 증가시킴으로써 주파수 획득 특성을 개선 할 수 있었다. Hspice 시뮬레이션을 수행한 결과, 제안한 PLL은 데드존이 0.01ns 미만이고, 입력신호의 듀티 사이클에 무관하며, 50ns의 빠른 획득시간을 갖는 것을 확인할 수 있었다. 따라서 제안된 회로는 고성능 마이크로프로세서 및 디지털시스템에 적용될 수 있다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 제13회 신호처리 합동 학술대회 논문집
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• pp.259-262
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• 2000

본 논문은 전탐색 블럭매칭 움직임추정 VLSI 구조에서 클럭당 두연산(하나는 클럭의 상향에지, 하나는 하향에지에서 동작)을 수행하는 PE(Processing Element)를 교번적으로 결선, 클럭의 상향에지는 물론 하향에지에서도 동작하도록 하는 방식으로 클럭 사이클수를 줄이는 VLSI 구조를 제안한다 기존 구조에 그대로 적용되는 본 방법은 공급 데이타폭이 2 배, PE 의 HW 복잡도가 1.5 배 절대차 합 연산의 복잡도가 2 배로 늘어나 전체 하드웨어가 복잡해지나, PE수를 2배로 하여 클럭사이클수를 줄이는 방법에 비해서는 매우 효율적이다. 본 제안 구조는 계층적 움직임 추정 알고리듬을 사용한 MPEG-2 움직임 추정기 개발의 설계에 적용하여 기능과 HW 복잡도를 확인하였다.