암호 화폐는 블록체인 합의 프로토콜의 확장성 문제들로 인하여 실제 지불 수단으로 사용되기에는 한계점이 존재하였으며, 이러한 한계점들을 해결하기 위한 다양한 오프체인 솔루션들이 연구되고 있다. 본 논문에서는 단방향 해시 함수를 활용한 효율적인 오프체인 결제 채널을 설계하고 설계한 결제 채널을 이더리움 스마트 컨트랙트를 사용하여 구현하였으며 이전에 구현되었던 플라즈마 MVP와 동일한 환경에서 배포하여 각 메소드에 대한 실행 시간과 비용을 측정 및 분석하는 실험을 진행하였다. 그 결과, 플라즈마 MVP와 비교하여 제안된 솔루션은 전체 누적 시간의 경우에는 약 34%로 단축할 수 있었으며 전체 실행 비용은 약 41%로 절약할 수 있었다.
본 논문에서는 WiMAX용 LDPC(Low-Density Parity Check) 복호기의 비트오율 성능 분석을 통해 최적 설계 사양을 도출하였다. LLR SPA(LLR Sum-Product Algorithm)을 근사화 시킨 최소합 알고리듬(Min-Sum Algorithm; MSA)을 Matlab으로 모델링한 후, 시뮬레이션을 통해 LLR 비트 폭과 최대 반복 복호 횟수에 따른 비트오율(Bit Error Rate; BER) 성능을 분석하였다. 모델링된 LDPC 복호기는 IEEE 802.16e 표준에 제안된 블록길이 2304, 부호화율 1/2인 PCM(Parity Check Matrix)을 사용하였으며, QPSK 변조와 백색 가우시안 잡음채널 하에서 시뮬레이션 하였다. 비트오율 성능을 분석한 결과, LLR 비트 폭은 (8,6)이고 반복 복호 횟수는 7인 경우에 비트오율 성능이 가장 우수함을 확인하였다.
본 논문에서는 비디오 장면전환 효과 중 디졸브(dissolve)에 의한 점진적인 장면전환 구간을 검출하는 알고리즘을 제안한다. 제안한 알고리즘은 처리의 효율성과 MPEG Sequence의 최소한의 복원과정을 위해 Ⅰ, P 프레임의 Color-R값에 대한 DCT계수를 사용하였다. 인간의 시각으로는 비디오의 장면전환점을 쉽게 구분해 낼수 있듯이 컴퓨터가 인식하기 쉽도록 영상을 3차원으로 시각화하고 분석하여 장면전환 구간을 검출하였다. 우선 각각의 영상에서 Color-R에 대한 DCT계수를 추출하고 블록단위인 8*8단위 열의 합을 구해 다시 프레임에 대한 행을 4단계로 분할하여 특징치를 분석하고 4단계의 샷 특징치를 통합하여 샷을 검출한다. 실험결과 제안한 방법이 영상의 단일 특징치를 사용한 방법보다 4단계의 특징치 분석을 사용함으로서 더 좋은 성능을 나타내었다 또한 Ⅰ, P 프레임의 Color-R값의 부분적 복원과정으로 계산시간을 절약할 수 있었다.
바나듐 레독스-흐름 전지용 격막으로 사용하기 위해 폴리설폰(Psf)에 폴리페닐렌설파이드설폰(PPSS)을 블록 공중합 시킨 폴리머를 사용하여 양이온교환막을 제작하여, 막 특성을 평가하였다. 제작한 양이온교환막은 Nafion117보다 열적 안정성이 뛰어나다는 것을 TG분석을 통해 알 수 있었고, 1몰 황산용액에서의 막 저항은 3 cc의 CSA를 도입하였을 때 $0.96{\Omeg}{\cdot}cm^2$로 제일 작은 저항 값을 나타냈다. 제작한 양이온교환막의 바나듐 레독스-흐름 전지에서의 전기화학적 특성에 대해 평가하였다. 제작한 양이온교환막을 사용한 바나듐 레독스-흐름 전지의 100% 충전상태에서의 기전력은 바나듐 레독스-흐름 전지의 기전력 값인 1.4V를 나타냈으며, 각 충전상태에서의 충 방전 셀 저항은 Nafion117을 사용한 전지의 값보다 작은 값을 나타냈다.
본 논문은 깊이 영상의 부호화를 위해 이차 곡면 모델링 방법을 통한 화면 내 예측 방법을 제안한다. 깊이 영상 내 깊이 화소는 거리 정보를 통해 3차원 좌표로 변환한다. 화면 내 예측을 위한 참조 화소들에 대해 최소자승법을 통해 오차가 제일 작은 이차 곡면을 찾는다. 참조 화소로는 상단의 화소들 또는 좌단의 화소들 중 하나가 될 수 있다. 이차 곡면을 통한 화면 내 예측에서, 한 화소에 대해 두 개의 예측 값이 계산된다. 각각의 참조 화소에 대해 예측 값들과 참조 화소의 차아의 제곱합으로 두 오차 값을 계산한다. 계산된 총 4개의 오차 중 제일 작은 오차를 가지는 참조 화소 선택 방법과 예측 화소 선택 방법이 선택되고, 이를 통해 블록 내 화소를 예측한다. 실험 결과는 최신 영상 부호화 방법과 비교하여 왜곡과 비트율이 각각 최대 5.16%과 5.12% 개선됨을 보인다.
본 논문에서는 폴딩 구조에 저항열 인터폴레이션 기법을 적용한 1.2V 8b 1GS/s CMOS folding-interpolation A/D 변환기(ADC)에 대해 논한다. 기존 폴딩 ADC가 갖는 경계조건 비대칭 오차를 최소화하기 위해 홀수개의 폴딩 블록과 프랙셔널 폴딩 비율(fractional folding rate)을 사용하는 구조를 제안한다. 또한, 프랙셔널 폴딩기법을 구현하기 위해 덧셈기를 사용하는 새로운 디지털 인코딩기법도 제안한다. 그리고 iterating offset self-calibration 기법과 디지털 오차 보정 회로를 적용하여 소자 부정합과 외부 요인에 의한 노이즈 발생을 최소화하였다. 제안하는 A/D 변환기는 1.2V 0.13um 1-poly 6-metal CMOS 공정을 사용하여 설계 되었으며 $2.1mm^2$ 유효 칩 면적과(A/D 변환기 core : $1.4mm^2$, calibration engine : $0.7mm^2$), 350mW의 전력 소모를 나타내었다. 측정결과 변환속도 1GS/s에서 SNDR 46.22dB의 특성을 나타내었다. INL 과 DNL 은 자체보정회로를 통해 모두 1LSB 이내로 측정되었다.
본 연구에서는 술폰화된 sodium 5,5'-carbonylbis(2-fluorobenzene sulfonate) 단량체를 이용하여 친수성 올리고머를 합성한 뒤 소수성 올리고머와 1:1로 공중합반응을 시켜 sulfonated poly(arylene ether ketone) (SPAEK) 공중합체를 합성하였다. 제조한 공중합체의 구조 분석은 $^1H$-NMR, FT-IR, GPC를 사용하여 실시하였고, GPC에서 공중합체의 평균분자량은 $209,700g\;mol^{-1}$, 다분산지수(PDI)는 1.25이었다. 열적 안정성을 확인하기 위하여 TGA 분석을 실시하였고, $200^{\circ}C$이상에서의 열 안정성을 확인하였다. 고분자 전해질 막의 양이온 전도도는 상대습도 100%, $80^{\circ}C$의 온도에서 약 $9.0mS\;cm^{-1}$이었다. 측정된 결과로부터 본 연구에서 제조한 탄화수소계 전해질 막은 술폰화 정도를 증가시키거나 약간의 구조적 변형을 통해 연료전지용 고분자 전해질 막으로 적용 가능할 것으로 기대된다.
블록을 사용한 부정형 전자선 조사면에서의 선량율(relative output factor, ROF)을 계산하는 전자선 알고리듬을 개발하고, 측정값과 계산값을 비교하여 알고리듬을 평가하였다. 전자선의 선량은 산란판, 전자선 cone 등 모든 요소를 고려한 1차선 부분과 블럭에 의한 2차선의 합으로 표시할 수 있다고 가정하였으며, 1차선은 가우스 분포를, 2차선은 거리역제곱 법칙만을 따른다고 가정하였다. 2차선 블럭 산란에 의한 각 분포는 고려하지 않았다. 이런 방법으로 전자선의 ROF를 유효 SSD, 1차선 분포 표준편차, 2차선 발생율 등 3가지의 인자만을 이용하여 선량율을 계산할 수 있는 단순한 방식을 고안하였다. 6, 9, 12, 16, 20 MeV의 전자선을 사용하여 이 모델을 검증하였다. 측정은 항상 개방 조사면의 선량 최대지점 깊이에서 실시하였으며 다양한 정사각형 치료면 측정으로 3개의 인자를 구할 수 있었다 직사각형 조사면과 부정형 조사면에 대하여 이 모델을 이용한 계산값과 측정값의 차이는 평균 1.0%이내였으며, 최대 2.1%를 넘지 않았다. 본 연구에서 개발한 알고리듬은 필요한 인자가 3개이면서 매 전자선 콘마다 5∼6회 측정으로 구할 수 있어서 임상 적용에 편리하며, 계산 결과가 정확하여 특이 오차를 보이는 유형에 관한 보완 연구를 수행하면 임상에 사용할 수 있음을 보였다.
본 논문에서는 10비트 해상도를 가지면서 0.5V부터 1.2V까지의 전원 전압에서 10MS/s 이상 100MS/s 까지 재구성이 가능한 저전력 2단 파이프라인 ADC를 제안한다. 제안하는 ADC는 0.5V의 전원 전압 조건에서도 10비트 해상도를 얻기 위해 입력단 SHA 회로에는 낮은 문턱 전압을 가지는 소자를 사용한 게이트-부트스트래핑 기법 기반의 샘플링 스위치를 사용하였으며, SHA 회로와 MDAC 회로에 사용된 증폭기에도 넓은 대역폭을 얻기 위해 입력단에는 낮은 문턱 전압을 가지는 소자를 사용하였다. 또한 온-칩으로 집적된 조정 가능한 기준 전류 발생기는 10비트의 해상도를 가지고, 넓은 영역의 전원 전압에서 동작할 수 있도록 증폭기의 정적 및 동적 성능을 최적화시킨다. MDAC 회로에는 커패시터 열의 소자 부정합에 의한 영향을 최소화하기 위해서 인접신호에 덜 민감한 전 방향 대칭 구조의 레이아웃 기법을 제안하였다. 한편, flash ADC 회로 블록에는 비교기에서 소모되는 전력을 최소화하기 위해 스위치 기반의 바이어스 전력 최소화 기법을 적용하였다. 시제품 ADC는 0.13um CMOS 공정으로 제작되었으며, 측정된 최대 DNL 및 INL은 각각 0.35LSB 및 0.49LSB 수준을 보인다. 또한, 0.8V의 전원 전압 60MS/s의 동작 속도에서 최대 SNDR 및 SFDR이 각각 56.0dB, 69.6dB이고, 19.2mW의 전력을 소모하며, ADC의 칩 면적은 $0.98mm^2$이다.
본 논문에서는 깊이정보를 이용하여 케스케이드 방식에 기반한 실시간 손 영역 검출 방법을 제안한다. 실험 환경 조명 조건의 변화로부터 빠르고 안정적으로 손 영역을 검출하기 위해 깊이정보만을 이용한 특징을 제안하며, 부스팅과 케스케이드 방법을 이용한 분류기를 통해 손 영역 검출 방법을 제안한다. 먼저, 깊이정보만을 이용한 특징을 추출하기 위해 입력영상의 중심 깊이 값과 분할된 블록의 평균 깊이 값의 차이를 계산하고, 모든 크기의 손 영역 검출을 위해 중심 깊이 값과 2차 선형 모델을 이용하여 손 영역의 크기를 예측한다. 그리고 손 영역으로부터의 특징 추출을 통한 학습 및 인식을 위해 케스케이드 방식을 적용한다. 본 논문에서 제안한 분류기는 정확도를 유지하고 속도를 향상시키기 위하여 각 스테이지를 한 개의 약분류기로 구성하고 검출율을 만족하면서 오류율이 가장 낮은 임계값을 구하여 과적합 학습을 수행한다. 학습된 분류기를 이용하여 손 영역을 분류하고, 병합단계를 통해 최종 손 영역을 검출한다. 마지막으로 성능 검증을 위해 기존의 다양한 아다부스트와 정량적, 정성적 비교 분석을 통해 제안하는 손 영역 검출 알고리즘의 효율성을 입증한다.
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[게시일 2004년 10월 1일]
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