• 한국정보통신학회논문지
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• 제17권2호
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• pp.363-371
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• 2013

본 논문에서는 IEEE 802.16e 모바일 WiMAX 표준의 19가지 블록길이(576~2304)에 따른 6가지 부호율(1/2, 2/3A, 2/3B, 3/4A, 3/4B, 5/6)과 IEEE 802.11n WLAN 표준의 3가지 블록길이(648, 1296, 1944)에 따른 4가지 부호율(1/2, 2/3, 3/4, 5/6)을 지원하는 다중표준 LDPC 복호기를 설계하였다. Layered 복호방식의 블록-시리얼(부분병렬) 구조와 SM(sign-magnitude) 수체계 기반의 DFU(decoding function unit)를 적용하여 하드웨어 복잡도를 최소화시켰다. 설계된 회로는 FPGA 구현을 통해 하드웨어 동작을 검증하였으며, 0.13-${\mu}m$ CMOS 셀 라이브러리로 합성한 결과 약 312,000 게이트와 70,000 비트의 메모리로 구현되었고, 100 MHz@1.8V로 동작하여 79~210 Mbps의 성능을 갖는 것으로 평가되었다.

• 한국정보통신학회논문지
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• 제20권4호
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• pp.786-792
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• 2016

Camellia 암호는 NTT사 및 미쓰비시 전자회사에서 공동으로 2000년도에 개발되었다. Camellia는 128비트 메시지 블록 크기와 128비트, 192비트 및 256비트 키(Key)에 대한 암호화 방식을 규정하고 있다. 본 논문은 키 스케줄용 레지스터 설정과 기존의 라운드 연산 블록을 통합한 수정된 라운드 연산 블록을 제안하였다. 키 생성과 라운드 연산에 필요한 총 16개의 ROM을 단지 4개의 이중포트 ROM만을 사용하여 구현하였다. 또한 메시지 버퍼를 제공하여 키 생성을 위한 KA와 KB 값이 도출되면 대기 시간없이 즉시 암호화나 복호화가 수행될 수 있도록 하였다. 제안한 Camellia 블록 암호 알고리즘을 Verilgo-HDL을 사용하고 설계하고, Virtex4 디바이스상에 구현하였으며, 최대 동작 주파수는 184.898MHz이다. 128비트 키 모드에서 최대 처리율은 1.183Gbps이며, 192비트 및 256비트 키 모드에서 최대 처리율은 876.5Mbps이다. 본 논문에서 설계된 암호 프로세서는 스마트 카드, 인터넷뱅킹, 전자상거래 및 위성 방송 등과 같은 분야의 보안 모듈로 응용이 가능할 것으로 사료된다.

• 한국정보통신학회논문지
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• 제16권11호
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• pp.2517-2524
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• 2012

국가표준으로 제정된 블록암호 알고리듬 ARIA의 효율적인 하드웨어 구현에 대해 기술한다. 본 논문의 ARIA 암 복호 프로세서는 표준에 제시된 3가지 마스터 키 길이 128/192/256-비트와 ECB, CBC, OFB, CTR의 4가지 운영모드를 지원하도록 설계되었다. 키 확장 초기화 과정과 암 복호 과정에 사용되는 라운드 함수가 공유되도록 설계를 최적화 하였으며, 이를 통해 게이트 수를 약 20% 감소시켰다. 설계된 ARIA 암 복호 프로세서를 FPGA로 구현하여 하드웨어 동작을 검증하였으며, $0.13-{\mu}m$ CMOS 표준셀로 합성한 결과 46,100 게이트로 구현되었다. 레이아웃의 면적은 $684-{\mu}m{\times}684-{\mu}m$ 이며, 200 MHz@1.2V로 동작하여 1.28 Gbps의 성능을 갖는 것으로 평가되었다.

• 대한전자공학회논문지SD
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• 제45권8호
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• pp.67-74
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• 2008

다양한 하드웨어 공유 및 최적화 방법을 적용하여 저면적/고성능 AES(Advanced Encryption Standard) 암호/복호 프로세서를 설계하였다. 라운드 변환블록 내부에 암호연산과 복호연산 회로의 공유 및 재사용과 함께 라운드 변환블록과 키 스케줄러의 S-Box 공유 등을 통해 회로 복잡도가 최소화되도록 하였으며, 이를 통해 S-Box의 면적을 약 25% 감소시켰다. 또한, AES 프로세서에서 가장 큰 면적을 차지하는 S-Box를 합성체 $GF(((2^2)^2)^2)$ 연산을 적용하여 구현함으로써 $GF(2^8)$ 또는 $GF((2^4)^2)$ 기반의 설계에 비해 S-Box의 면적이 더욱 감소되도록 하였다. 64-비트 데이터패스의 라운드 변환블록과 라운드 키 생성기의 동작을 최적화시켜 라운드 연산이 3 클록주기에 처리되도록 하였으며, 128비트 데이터 블록의 암호화가 31 클록주기에 처리되도록 하였다. 설계된 AES 암호/복호 프로세서는 약 15,870 게이트로 구현되었으며, 100 MHz 클록으로 동작하여 412.9 Mbps의 성능이 예상된다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 춘계학술대회
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• pp.132-135
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• 2011

본 논문에서는 IEEE 802.11n 무선 랜 표준의 3가지 블록길이(648, 1296, 1944)와 4가지 부호율(1/2, 2/3, 3/4, 5/6)을 지원하는 다중모드 LDPC 복호기를 설계하였다. 하드웨어 복잡도를 고려하여 layered 복호방식의 블록-시리얼(부분병렬) 구조로 설계하였으며, 최소합 알고리듬의 특징을 이용한 검사노드 메모리 최소화 방법을 고안하여 적용함으로써 기존방법에 비해 검사노드 메모리 용량을 약 47% 감소시켰다. 설계된 회로는 FPGA 구현을 통해 하드웨어 동작을 검증하였으며, $0.18-{\mu}m$ CMOS 셀 라이브러리로 합성한 결과 219,100 게이트와 45,036 비트의 메모리로 구현되었고, 50 MHz@2.5V로 동작하여 164~212 Mbps의 성능을 갖는 것으로 평가되었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 추계학술대회
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• pp.409-411
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• 2013

본 논문은 인접 심볼 간의 간섭(ISI)이 발생하지 않는 최대 데이터 전송률인 Nyquist rate 보다 빠르게 데이터를 전송하는 방법인 Faster than Nyquist(FTN)을 다룬다. FTN 신호는 인접 심볼 간의 간섭을 일으키지만, 신호대역폭을 유지하면서 비트 전송률을 증가시킨다. 그러므로 FTN에 의한 ISI를 보상해주는 것이 필요하다. 본 논문에서는 FTN 신호를 제안하는 BCJR Equalizer 와 Turbo Equali zation을 이용하여 복호한다. BCJR Equalizer를 이용하여 최대한 인접 심볼 간의 간섭을 복원한 신호를 LDPC 복호기에 입력해주어 복호를 한다. 그리고 이 과정을 반복하는 Turbo Equalization을 이용해 성능을 높인다. 마지막으로 FTN 신호의 축소 %별로 성능을 비교한다.

• 한국통신학회논문지
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• 제35권11C호
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• pp.889-895
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• 2010

통신시스템에서 다수의 안테나를 이용하는 MIMO 기술이 활발히 연구 중에 있다. 그러나 많은 무선 통신기기들은 사이즈, 비용, 하드웨어의 복잡성으로 인하여 적용 가능한 안테나의 수에 제약을 가진다. 따라서 본 논문에서는 MIMO 기술의 장점을 가지면서 새로운 기술로 각광받고 있는 협력통신 시스템을 이용하여 cross-layer 부호기법을 이용한 H-ARQ 기반의 협력통신 시스템을 제안하였다. 본 논문에서 제안하는 협력통신 시스템은 수신 신호의 복호가 완벽할 시에는 ACK 신호를 소스 노드와 릴레이 노드로 전송하여 다음 신호를 요청한다. 만약 복호 후 오류가 있을 시에는 NACK 신호를 전송하여 릴레이 노드에서 생성되어진 새로운 패킷을 요청하여 복호를 하게된다. 제안하는 협력통신 시스템은 일반적인 1:1 통신 시스템보다 신뢰도와 전송효율이 더 좋음을 시뮬레이션을 통하여 확인하였다.

• 한국정보통신학회논문지
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• 제11권7호
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• pp.1332-1340
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• 2007

본 논문에서는 휴대인터넷 와이브로 (WiBro) 시스템의 보안계층 중 암호 키 (Traffic Encryption Key; TEK)를 암호 복호하는 key wrap/unwrap 알고리듬의 효율적인 하드웨어 설계에 대해 기술한다. 설계된 key wrap/unwrap 코어 (WB_KeyWuW)는 AES (Advanced Encryption Standard) 알고리듬을 기반으로 하고 있으며, 128비트의 TEK를 128비트의 KEK (Key Encryption Key)로 암호화하여 192비트의 암호화된 키를 생성하고, 192비트의 암호화된 키를 복호화하여 128비트의 TEK로 복호하는 기능을 수행한다. 효율적인 하드웨어 구현을 위해 라운드 변환 블록에 하드웨어 공유기법을 적용하여 설계하였으며, 또한 하드웨어 복잡도에 가장 큰 영향을 미치는 SubByte/InvSubByte 블록을 체 변환 방법을 적용하여 구현하였다. 이를 통해, LUT (Lookup Table)로 구현하는 방식에 비해 약 25%의 게이트 수를 감소시켰다. Verilog-HDL로 설계된 WB_KeyWuW 코어는 약 14,300개의 게이트로 구현되었으며, 100-MHz@3.3-V의 클록으로 동작하여 $16{\sim}22-Mbps$의 성능이 예상되어 와이브로 시스템 보안용 하드웨어 구현을 위한 IP로 사용될 수 있다.

• 한국통신학회논문지
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• 제21권5호
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• pp.1256-1265
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• 1996

연판정 검출기는 시스템의 비트오류율과 처리율을 높이기 위해서 많은 순방향 에러정정(FEC) 방식과 자동반복요구(ARQ) 방식에서 사용되고 있다. 또한 FEC 방식과 ARQ 방식을 결합한 복합-ARQ 방식은 시스템의 전체적인 성능을 높이기 위해 매우 효율적인 방식이다. 본 논문에서는 연판정 검출기를 사용하고 채널부호로는 1차 Reed-Muller 부호를 사용한 복합-ARQ 방식을 제시한다. Reed-Muller 부호는 다른 부호에 비하여 매우 간단하면서 빠른 Green machine 복호기를 사용할 수 있는 장점을 가지고 있다. 시스템의 성능을 평가하기 위하여 비트오류율과 처리율을 구하고 다른 시스템과 비교하였다. 그 결과 제안된 시스템이 복잡도면에서의 큰 손실없이 성능면에서 높은 개선을 보임을 알 수 있었다.

• 인터넷정보학회논문지
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• 제8권4호
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• pp.61-70
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• 2007

본 논문에서는 V-BLAST (Vertical-Bell-lab Layered Space Time) 복호 알고리즘의 ordering과 slicing 과정에 사전 확률로서 사용되는 MAP 디코더의 외부 정보를 이용한 최적의 터보 부호화된 V-BLAST 적응 변조 시스템을 제안 후 성능을 관찰한다. 채널 상태에 따라 변조 방식을 달리하는 적응 변조 시스템을 기존의 터보 부호화된 V-BLAST 시스템과 최적의 터보 부호화된 V-BLAST시스템에 각각 적용하고 전송률 및 SNR을 비교하여 제안된 시스템을 적용할 경우 어느 정도의 성능 개선이 있는가를 살펴본다. 또한, 제안된 시스템에 선택적 전송 다이버시티 (STD : Selection Transmit Diversity) 기법을 적용한 후 성능의 향상을 관찰한다. 모의 실험결과, 적응 변조 시스템에서 최적의 터보 부호화된 V-BLAST 기법을 적용한 경우가 기존의 터보 부호화된 V-BLAST 기법을 적용한 경우에 비하여 전체적인 SNR 영역에서 SNR 이득이 나타났고 11dB의 SNR에서 최대 약 350Kbps의 전송률 향상이 나타났다. 또한 제안된 시스템에 선택적 전송 다이버시티가 적용된 경우에는 기존 시스템과 비교하여 같은 SNR영역에서 최대 약 1.77Mbps의 전송률이 개선됐으며, 특히 4Mbps의 전송률 성능을 만족시키기 위한 SNR 성능에서는 약 5.88dB의 이득을 보였다.