• 한국정보통신학회논문지
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• 제18권6호
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• pp.1323-1329
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• 2014

본 논문은 인접 심볼 간의 간섭이 발생하지 않는 최대 데이터 전송률인 Nyquist rate 보다 빠르게 데이터를 전송하여 전송량을 증가시키는 FTN(Faster than Nyquist) 기법을 이용하여 효율적인 복호 방식을 분석한다. FTN 신호 전송시 발생하는 ISI(Inter-Symbol Interference) 를 최소화하기 위해 간섭량을 비터비 등화기의 가지 정보로 활용하여 비터비 등화기 모델을 제안한다. 본 논문에서는 FTN 신호를 복호하기 위해 BCJR 기법을 이용한 비터비 등화기와 LDPC 복호기간의 반복으로 이루어진 터보 등화 기법을 이용하여 복호한다. BCJR 복호시 트렐리스 구조를 본 논문에서는 유클리디언 거리를 최대로 함으로써 기존의 방식보다 성능이 향상됨을 알 수 있으며, 이에 따른 FTN 신호의 전송량 증가별 성능을 비교한다.

• 대한전자공학회논문지SD
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• 제48권1호
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• pp.39-49
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• 2011

터보 코드는 반복 복호를 하기 때문에 긴 복호시간을 필요로 한다. 고속 통신을 하기 위해서는 복호 시간을 줄여야 하며 이는 병렬 처리를 통해 해결할 수 있다. 하지만 병렬 처리 시 메모리 경합이 발생할 수 있는데 이는 복호기의 성능을 저하시킨다. 이러한 메모리 정합을 피하기 위해 2006년 QPP 인터리버가 제안되었다. 본 논문에서는 QPP 인터리버에 적합하며 비교적 적은 지연 시간을 갖고 회로의 크기도 줄인 MDF 기법을 제안한다. 그리고 MDF 기법을 사용한 MAP 복호 모듈의 설계를 보인다. 구현한 복호기는 Xilinx 사의 FPGA에 타켓팅하였으며 최대 80Mbps의 처리율을 보인다.

• 한국통신학회논문지
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• 제30권12C호
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• pp.1222-1230
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• 2005

본 논문에서는 Space-Time code를 사용하는 다중 안테나 시스템에서 Hybrid automatic retransmission request (HARQ)의 처리능력(throughput)을 향상시키는 기법을 제안한다. 우선 낮은 복잡도를 가지는 Hard decision decoding (HDD) 방법에서 신뢰도 정보를 이용하여 복호 성능을 높일 수 있는 알고리즘을 제안한다. 이렇게 제안된 알고리즘을 HARQ 프로토콜을 사용하는 시스템에 사용하여 낮은 복잡도를 유지하면서 전체 처리능력을 향상시킬 수 있도록 한다. 제안된 기법의 성능을 확인하기 위하여 처리능력을 수학적으로 분석하였으며, 모의실험을 통해 AWGN 채널 및 페이딩이 있는 다중입력 다중출력 채널뿐만 아니라 Impulse 잡음이 있는 환경에서도 성능이 향상됨을 확인하였다.

• 한국통신학회논문지
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• 제31권8C호
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• pp.763-770
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• 2006

본 논문에서는 소실 복호 기능을 갖는 가변형 Reed-Solomon(RS) 복호기가 수정 유클리드 알고리즘(modified Euclid's algorithm; MEA)을 기반으로 설계되었다. 복호기의 가변성은 원시 RS(255, 239, 8) 부호와는 다른 RS(124, 108, 8) 부호를 기반으로 단축과 펑처링을 통해 구현된다. 이렇게 하므로써 복호 시간을 단축시켰다. 복호기는 4단계 파이프라인 구조를 갖으며, 파이프라인의 각 단계는 서로 다른 클럭으로 동작할 수 있도록 설계하였다. 따라서 MEA 블록에 고속 클럭을 사용하므로써 복호기의 복잡도 및 복호 지연을 단축할 수 있으며, 버스트 및 연속 모드의 복호를 모두 지원한다. 설계된 복호기는 VHDL로 구현하고 FPGA에 합성하였으며, 3,717개의 로직 셀과 2,048 비트의 메모리가 사용되었다. 설계된 복호기는 최고 33MByte/sec의 데이터를 복호 할 수 있다.

• 대한전자공학회논문지SD
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• 제42권7호
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• pp.27-36
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• 2005

본 논문은 무선 및 초고속 광통신등 다양한 통신 시스템에서 사용되는 고속 Reed-Solomon (RS) 복호기의 하드웨어 면적을 줄인 새로운 구조를 소개한다. 특히 folding 기술을 이용하여 높은 처리율(throughput)과 적은 하드웨어 복잡도(hardware complexity)를 가지고 있는 새로운 PrME (Pipelined recursive Modified Euclidean) 구조를 제안한다 제안된 PrME 구조는 일반적으로 사용되는 systolic-array 그리고 완전한 병렬(fully-parallel) 구조와 비교하여 하드웨어 복잡도를 약 80$\%$정도 줄일 수 있다. 제안된 RS 복호기는 1.2 V의 공급전압과 0.13-um CMOS 기술을 사용하여 설계하고 구현하였는데, 총 24,600개의 게이트수, 5-Gbit/s의 데이터 처리율과 클락 주파수 625 MHz에서 동작함을 보여준다. 제안된 면적 효율적인 PrME 구조에 기반한 RS 복호기는 초고속 광통신뿐만 아니라 무선통신을 위한 차세대 FEC구조 등에 바로 적용될 수 있을 것이다.

• 전자공학회논문지
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• 제51권10호
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• pp.72-79
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• 2014

본 논문은 PIPELINE-AWARE QC-IRA-LDPC (PA-QC-IRA-LDPC) 코드 생성 방법과 Rate-1/2 (2016,1008) PA-QC-IRA-LDPC 코드에 대한 효율적인 고속 복호기 구조를 제안한다. 제안한 방법은 비트 오류율 (BER) 성능 저하 없이 파이프라인 기법을 사용하여 임계경로를 나눌 수 있다. 또한 제안한 복호기 구조는 데이터 처리량, 하드웨어 효율 및 에너지 효율을 크게 향상시킬 수 있다. 제안한 복호기 구조는 90-nm CMOS 기술을 사용하여 합성 및 레이아웃이 수행되었으며, 이전에 보고된 복호기 구조들에 비해서 하드웨어 효율성이 53%이상 향상되었고, 훨씬 좋은 에너지 효율성을 보여준다.

• 한국산학기술학회논문지
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• 제13권2호
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• pp.849-855
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• 2012

본 논문에서 제안하는 시스템은 기존 여권에서 가시적으로 확인이 가능한 개인정보 보호를 위하여 스크램블링 기법을 이용하여 안전성을 확보할 수 있게 되었다. 제안하는 시스템은 스크램블링 기법을 이용하여 개인정보 즉 여권번호와 사진을 스크램블링 기법을 이용하여 전자여권에 삽입된다. 제안하는 시스템에서 암 복호화를 하기 위해서는 사용자의 개인키와 발급인증기관의 개인키 모두가 있어야 암 복호화가 가능하므로 안전하며 처리속도 또한 전자여권 전체를 암 복호화 하지 않으므로 우수함을 입증하였다.

• 한국정보통신학회논문지
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• 제17권2호
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• pp.385-390
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• 2013

본 논문에서는 높은 데이터 처리량을 갖는 CABAC 하드웨어 구조를 제안한다. 제안하는 CABAC 복호기는 데이터의 의존성을 유지하면서 한 사이클의 두 개의 bin을 처리한다. 또한 문맥의 전환이나 확률 상태가 변환될 수 있기 때문에 결과 값을 선택적으로 처리할 수 있는 구조로 구현하였다. 확률 구간을 읽어오는 동안 Offset과 Range를 선 연산하고, Offset에 비트를 추가하여 연산함으로써 병목현상을 완화시켰다. 제안하는 CABAC 복호기의 동작 주파수를 비교 분석한 결과, 기존 구조 대비 40%이상 향상된 결과를 얻었다.

• 정보처리학회논문지A
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• 제17A권6호
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• pp.275-280
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• 2010

본 논문에서는 Cell BE 프로세서를 사용한 효율적인 병렬 블록 암호화 알고리즘을 제시한다. 제안하는 알고리즘은, 이종 프로세서인 Cell BE의 특성을 효율적으로 활용하기 위하여 PPE와 SPE에 서로 다른 부호화/복호화 방식을 적용하여 그 성능을 개선하였다. 본 논문에 제시된 구현 방식을 바탕으로 검증된 결과에 따르면, 제안하는 알고리즘은 고성능 네트워크 시스템을 지원할 수 있는 2.59Gbps의 성능을 보여준다. 이는, 다른 다중 코어 프로세서의 병렬 구현 방식과 비교할 때, 1.34배 증가된 성능의 부호화/복호화 속도를 제공한다.

• 대한전자공학회논문지TC
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• 제40권11호
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• pp.51-62
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• 2003

본 논문에서는 역추적 비터비 디코더의 순서적 역방향 상태천이 제어에 의한 새로운 생존 메모리 제어와 복호기법을 제안한다. 비터비 알고리즘은 채널오류의 검출과 정정을 위한 부호기의 상태를 추정해서 복호하는 최우추정 복호기법이다. 이 알고리즘은 심볼간 간섭의 제거나 채널등화 등 디지털 통신의 광범위한 분야에 응용되고 있다. 반복연산의 과정을 내포하고 있는 비터비 디코더에서 처리속도의 향상과 함께 VLSI 칩 설계시 점유면적의 삭감을 통한 칩 사이즈의 축소 및 소비전력의 저감 등을 달성하기 위해서는 새로운 구조의 ACS 및 생존 메모리 제어에 관한 연구가 요구되고 있다. 이를 해결하기 위한 하나의 방안으로, 본 논문에서는 역추적 기법에 의한 복호과정에서 역방향 상태천이의 연속적인 제어에 의한 자동 복호 알고리즘을 제안한다. 제안방식은 기존의 방법에 비해 전체 메모리 사용량이 적을 뿐만 아니라 구조가 간단하다. 또한, 메모리 억세스 제어를 위한 주변 회로구성이 필요 없고, 메모리 억세스를 위한 대역폭을 줄일 수 있어 칩 설계시 area-efficiency가 높고 소비전력이 적어지는 특성이 있다 시스톨릭 어레이 구조 형태를 갖는 병렬처리 구성과, 채널잡음을 포함한 수신 데이터로부터의 복호와 구체적인 응용 시스템에 적용한 결과를 제시한다.