• 한국정밀공학회:학술대회논문집
• /
• 한국정밀공학회 2013년도 춘계학술대회 논문집
• /
• pp.813-814
• /
• 2013

• 대한전자공학회논문지SD
• /
• 제41권3호
• /
• pp.65-70
• /
• 2004

최근 하나의 칩에 여러 개의 코어들로 구성된 SOC(System on Chip) 테스트 비용의 증가로 인해 SOC 테스트에 있어서 재사용 방법론과 효율적인 테스트 방법의 중요성이 더욱 커지게 되었다. SOC 테스트의 일반적인 문제는 TAM(Test Access Mechanism)의 구조 설계와 테스트 코어 wrapper의 최적화, 테스트 스케줄링이 있다. 이러한 SOC 테스트의 목표는 테스트 시간과 하드웨어 오버헤드의 최소화이다. 이를 위해서 코어 내부의 스캔 체인과 입출력을 보다 균형 있게 배분하여 더 적은 테스트 시간과 TAM 너비를 사용하도록 테스트 시간과 하드웨어 오버헤드를 동시에 고려하여 설계하는 것이 중요하다. 본 논문에서는 SOC 테스트를 위한 비용을 줄일 수 있는 코어 테스트 wrapper 설계 기법을 제안한다. 본 논문의 제안 기법은 기존의 기법들의 장점을 취하고 단점을 보완함으로써 보다 적은 테스트 시간과 하드웨어 오버헤드를 가진다. 이를 입증하기 위해서 ITC'02 SOC 테스트 벤치마크 회로를 이용하여 실험을 하였다.

• 대한전자공학회논문지SD
• /
• 제41권11호
• /
• pp.87-95
• /
• 2004

본 논문에서는 SoC 테스트를 위한 새로운 테스트 데이터 압축 방법을 제안한다. 제안하는 압축 방법은 테스트 데이터 압축을 위해 압축율과 하드웨어 오버헤드를 고려하여 최대 효율을 가지도록 하는데 기초하고 있다. 압축율을 높이기 위해서 본 논문에서는 IR 기법과 MSCIR 압축 코드를 사용하며, 뿐만아니라 이를 위한 사전 작업인 새로운 맵핑 기법 및 테스트 패턴순서 재조합 방법을 제안한다. 기존의 연구와는 달리 CSR 구조를 사용하지 않고 원래의 테스트 데이터를 사용하여 압축하는 방법을 사용한다. 이렇게 함으로써 제안하는 압축 방법은 기존의 연구에 비해 훨씬 높은 압축율을 가지며 낮은 하드웨어 오버헤드의 디컴프레션 구조를 가진다. ISCAS '89 벤치 회로에 대한 기존의 연구와의 비교로서 그 결과를 알 수 있다.

• 한국정보통신학회논문지
• /
• 제3권1호
• /
• pp.235-244
• /
• 1999

본 논문에서는 새로운 동적 컴팩션(dynamic compaction) 알고리즘을 제안하고 이용하여 CMOS 디지털 회로의 IDDQ 테스트패턴 생성한다. 제안된 알고리즘은 프리미티브 게이트 내부에서 발생하는 GOS, 브리징 고장을 검출할 수 있는 프리미티브 고장패턴을 이용하여 초기 테스트패턴을 구하고, 초기 테스트패턴에 있을 수 있는 don't care(X)의 수를 줄여 테스트 패턴의 수를 감소시킨다. 그리고 난수와 4 가지 제어도(controllability)를 사용하여 백트레이스를 수행시키는 방법을 제안한다. ISCAS-85 벤치마크 회로를 사용하여 모의 실험한 결과 큰 회로에서 기존의 정적 컴팩션 알고리즘에 비하여 45% 이상 테스트패턴 수가 감소함을 확인하였다.

• 한국수자원학회:학술대회논문집
• /
• 한국수자원학회 2021년도 학술발표회
• /
• pp.105-105
• /
• 2021

본 연구에서는 2차원 비선형 천수모형과 수심평균된 스칼라 이송모형을 해석하는 수치모형에 대해 기술하였다. 수치모형의 정확성을 보장함과 동시에 안정성을 높이기 위해 유한체적법, 플럭스 재구성 및 minmod 제한자를 사용하였다. 비선형 천수방정식의 이송항과 바닥 경사항은 계산된 수심의 양수 보존과 흐름의 정상 상태를 보장하기 위한 second order well-balanced positivity preserving central-upwind method를 이용하여 수치적으로 이산화되었다. 마찬가지로, 이송-확산 방정식 내 이송항은 동일한 2차 풍상차분법을 통해 수치적으로 풀이하였다. 격자점 경계면에서의 불연속으로 인한 수치진동을 방지하기 위해 이송항의 계산에 포함된 보존항의 차이로 인해 발생하는 스칼라의 수치확산을 최소화하기 위해 무차원의 비소산함수를 도입하였다. 또한, 확산항은 유한차분법을 이용하여 이산화하였다. 제안된 수치모형은 시간미분항의 계산을 위해 오일러 기법을 적용하여 계산된 수심 및 스칼라의 양수 보존여부와 함께 정지된 흐름의 정상 상태의 보존여부를 확인하였다. 제안된 수치모형의 해석 정확성을 평가하기 위해 1, 2차원 공간 내 다양한 흐름 조건에서의 해석해를 이용한 3개의 벤치마크 테스트를 수행하였다. 평균 제곱근 오차(Root Mean Squared Error, RMSE)를 산정하여 수치모형의 성능을 정량적으로 평가하였으며, 비소산함수를 적용함에 따라 스칼라의 수치확산이 감소하게 되었음을 확인하였다. 또한, 세 차례의 벤치마크 테스트 결과는 공통적으로 수치모형에 의해 계산된 결과값이 비소산함수를 고려함에 따라 해석해와 잘 일치함을 확인하였다.

• 터널과지하공간
• /
• 제32권2호
• /
• pp.144-159
• /
• 2022

본 연구에서는 지반의 열-수리-역학적 복합거동을 모델링하기 위한 순차적 접근법 기반의 시뮬레이터를 개발하고 적용된 연계해석 알고리즘의 계산성능을 분석하였다. 본 연구의 순차적 연계해석에서는 다공성 매질의 열 및 유체거동 분석을 위한 오픈소스 기반의 OpenGeoSys 수치코드와 역학해석을 위한 상용 소프트웨어 FLAC3D가 연동되었다. 해석해가 주어진 열-수리-역학적 복합거동 문제를 토대로 개발된 시뮬레이터에 대한 벤치마크 테스트가 수행되었다. 적용된 벤치마크 문제는 완전포화된 지반 내 점열원 작용 시 지반거동(시간에 따른 온도, 간극수압, 응력, 변형 변화)과 관계된다. 해석해와 수치해석 시뮬레이션 결과를 비교 분석하고 연계해석 시뮬레이터의 적정성을 조사하였다.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
• /
• pp.1205-1208
• /
• 2003

본 논문에서는 분할된 스캔을 이용한 저전력 BIST 구조를 제안한다. 제안하는 BIST는 내부 스캔 패스를 회로의 구조적인 정보와 테스트 패턴 집합의 특성에 따라 4개의 스캔 패스로 분할하고 일부 스캔 패스에만 입력패턴이 인가되도록 설계하였다. 따라서 테스트 패턴 입력 시에 스캔 패스로의 쉬프트 동작 수를 줄임으로써 회로 내부의 전체 상태천이 수를 줄일 수 있다. 또한 4개로 분할되는 스캔패스의 길이를 고려하여 각 스캔 패스에 대해 1/4의 속도로 낮춰진 테스트 클럭을 인가함으로써 전체 회로의 전력 소모를 줄일 수 있도록 하였다. ISCAS89 벤치마크 회로에 대한 실험을 통하여 제안하는 BIST 구조가 기존 BIST 구조에 비해 최대 21%까지 전력소모를 줄일 수 있음을 확인하였다.

• 대한전자공학회논문지SD
• /
• 제40권12호
• /
• pp.63-71
• /
• 2003

IDDQ 테스팅은 CMOS VLSI 회로의 품질 및 신뢰성 향상에 중요한 테스트 방식이다. 그러나 상대적으로 느린 IDDQ 테스트를 위해서는 고려한 고장 모델에서 발생 가능한 고장의 수를 감소하거나 가능한 적은 수의 테스트 패턴을 유지하는 게 필요하다. 본 논문에서는 IDDQ 테스팅에 자주 이용되는 트랜지스터 합선 고장 모델에서 발생 가능한 고장의 수를 효과적으로 감소시킬 수 있는 효율적인 등가 고장 중첩 알고리즘을 제안한다. ISCAS 벤치마크 회로의 모의 실험을 통하여 제안된 방식의 우수한 성능을 확인하였다.

• 한국통신학회논문지
• /
• 제39B권1호
• /
• pp.1-7
• /
• 2014

본 논문은 멀티 코어 SoC의 전체 테스트 시간 감축을 위한 효율적인 테스트 wrapper 설계 방법을 제안한다. 제안된 알고리즘은 잘 알려진 Combine 알고리즘을 사용하여 멀티코어 SoC의 각 코어에 대해 초기 local wrapper해 집합을 구성하고 가장 긴 테스트 시간을 소모하는 코어를 dominant 코어로 선택한다. Dominant 코어의 테스트 시간을 기준으로 다른 코어들에 대해 wrapper 특성인 TAM 와이어 수와 테스트 시간을 조정한다. Design space exploration을 위해 일부 코어들의 TAM 와이어 수를 줄이고 테스트 시간을 증가시킨다. 변경된 wrapper 특성을 기존 local wrapper 해 집합에 추가한다. 코어들의 기존 local wrapper 해 집합이 global wrapper 해 집합으로 확장되어 스케줄러에 의한 멀티코어 SoC의 전체 테스트 시간이 감소한다. 제안된 wrapper의 효과는 ITC'02 벤치마크 회로에 대해 $B^*$-트리 기반의 테스트 스케줄러를 사용하여 검증된다. 실험 결과 기존의 wrapper를 사용하는 경우에 비해 테스트 시간이 평균 4.7% 감소한다.

• 한국정보과학회논문지:시스템및이론
• /
• 제29권6호
• /
• pp.361-368
• /
• 2002

본 논문은 세 가지 중요한 설계 기준인 테스트 용이화, 설계 면적, 및 전체 수행 시간을 동시에 고려한 새로운 데이터 경로 합성 알고리즘을 제시한다. 우리는 테스트 용이화를 위한 선행 연구들에서 제시한 세 가지 기초적 척도들에 근거하여 새로운 테스트 용이화의 우수성에 대한 척도를 정의한다. 이 척도를 이용하여, 스케쥴링과 할당의 통합된 형태의, 단계식이며 점진적 개선을 통한, 합성 알고리즘을 제시한다. 벤치마크 설계와 다른 회로의 예를 통한 실험에서, 우리는 설계 면적과 수행 시간에 대해 매우 적은 추가 부담으로, 회로의 테스트 용이화가 향상됨을 보인다.