• Proceedings of the Korean Information Science Society Conference
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• 2003.10c
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• pp.676-678
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• 2003

최근에 2.5G나 3G 이동 단말 장치를 위한 프로세서로, 다양한 멀티미디어가 가미된 응용구현이 가능하도록 RISC 프로세서와 DSP를 포함하는 단일 칩 프로세서 기술이 등장하고 있다. 이에 따라 듀얼 프로세서 구조에서 비디오 인코딩/디코딩의 처리 속도를 향상시키기 위안 비디오의 인코더/디코더 구조를 제안한다. 기존의 연구에서는 비디오의 인코딩/디코딩의 전 과정을 DSP가 담당하도록 설계하였으나 많은 비트 연산이 필요한 부분에서는 RISC 칩보다 효율성이 낮게 된다. 이러한 문제점을 해결하기 위하여 본 논문에서는 비디오 신호 처리의 인코딩/디코딩을 구성하는 모듈들을 DSP와 RISC의 특성에 맞도록 분리해 수행시킴으로써 효율성을 높이고자 한다.

• Proceedings of the Korea Multimedia Society Conference
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• 2002.11b
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• pp.421-424
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• 2002

본 연구에서는 ARM720T core를 사용한 보드에서 머리 전달 함수(HRTF)를 이용한 입체음향 시스템을 구현하였다. ARM720T core를 탑재한 EP7312칩은 저전력 고성능 프로세서로서의 이점을 갖고 있기 때문에 HRTF의 특성을 이용한 입체음향 실시간 구현이 가능하다. 또한 ARM 프로세서를 사용함으로, DAC제어부 부분을 제외한 메인 프로세싱 부분은 ARM 계열의 다른 프로세서에서도 쉽게 사용 가능하단 이점이 있다. HRTF를 이용하여 2채널의 입체음향을 구현하는 방식은 콘볼루션에서 많은 계산량이 소요된다. 본 연구에서는 실시간 구현 시 계산량을 줄이기 위해 시간영역의 콘볼루션을 사용하지 않고 주파수 영역에서의 가중 중복 합산방식을 이용하여 계산하였다. 본 연구의 연구 결과는 가상현실이나 방송음향장비 뿐만 아니라 저전력을 요구하는 휴대용 멀티미디어 기기에서 MP3/AAC/WMA와 같은 오디오 압축 장치부분에 활용되어 질 수 있다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 1999.11b
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• pp.255-260
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• 1999

This paper shows the design of a high throughput 512-point FFT processor. The performance target of the 512-point FFT processor is to achieve data symbol rate required for OFDM systems. The memory requirement of the 512-point FFT processor is minimized by adopting shuffle memory system. The hardware cost of the 512-point in processor is further reduced by using a complex multiplier with a new strength reduction method.

• Proceedings of the Korea Multimedia Society Conference
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• 2000.04a
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• pp.453-457
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• 2000

병렬 시스템 환경에서 최적의 스케쥴링을 수행하기 위해서는 병렬성을 가진 iteration 들에 대해 최소의 동기화 오버헤드와 load balance 가 달성하도록 스케쥴링을 수행해야한다. 다중 프로세서들은 실행을 위하여 메모리로부터 iteration 들에 대한 chunk를 계산한 후 할당받게 된다. 이때, 각 프로세서들의 상호 배타적인 메모리 접근으로 많은 오버헤드 및 병목현상이 발생된다. 또한, 프로세서에게 할당된 chunk 내 iteration 들의 실행시간 분포가 서로 상이한 경우에는 load imbalance 의 원인이 되어 결과적으로 전체 스케쥴링에 나쁜 영향을 준다. 따라서, 최적의 스케쥴링을 수행하기 위해서 본 논문에서는 기존의 스케쥴링 방법들에서 문제점들을 도출하고 자료의 국부성과 프로세서 동족성을 고려한 개선된 병렬 루프 알고리즘을 제안하고, 성능평가를 통해 개선된 알고리즘이라는 것을 보였다.

• Proceedings of the Korea Multimedia Society Conference
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• 2004.05a
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• pp.405-408
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• 2004

본 논문에서는 FPGA와 마이크로프로세서를 이용하여 One Board화된 무선 콘트롤러 시스템의 기저대역부를 설계 하였다. 송신부에서는 컴퓨터와 연결된 마이크로프로세서부에서 컴퓨터를 통해 입력된 데이터를 병렬로 FPGA부로 전송하여 PN_code를 이용한 대역확산 거쳐 전송하고, 수신부에서는 대역역확산를 사용하여 데이터를 다시 수신측 마이크로프로세서를 통해 확인하였다. FPGA 설계는 Xilinx사의 FPGA 디자인 툴인 Xilinx Foundation3.1을 사용하였으며, FPGA configuration을 위한 타이밍 시뮬레이션을 수행하였고. Xilinx사의 SPARTAN2 2S100PQ208칩에 downloading 한 후 Agilent사의 1681A logic analyzer를 사용하여 설계된 회로의 동작을 확인 하였다. 또한 데이터의 입출력을 CPU부를 통해 컴퓨터에서 모니터링 할 수 있도록 설계하였다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.33 no.11A
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• pp.1117-1123
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• 2008

Applications for mobile multimedia are testing the performance limits of present day CPUs with variety. However, hardwired solutions are inflexible and expensive to develop. CPUs with flexibility have limitation of performance. So, the requirement for both ASIC-like performance and CPU-like flexibility has led to reconfigurable processor. Mobile systems require low power and high performance concurrently. In this paper, we propose reconfigurable processor for mobile multimedia with high energy efficiency. Reconfigurable processor with 121MOPS/mW is developed by 130nm CMOS technology. And the processor was simulated for energy efficiency with 539MOPS/mW by 90nm CMOS technology and effective use of instructions. And we tested its applications for multimedia field. We tested the case of inverse MDCT for MP3 and DF for MPEG4 and ME for H.264.

• Journal of the Institute of Electronics Engineers of Korea SP
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• v.42 no.1
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• pp.95-100
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• 2005

This paper proposes a DVS method which effectively reduces the power consumption of multimedia signal processor. Analytic derivations of effective range of its power saving factor are obtained with the assumption of a Gaussian distribution for the frame-based computational burden of the multimedia processor. A closed form equation of the power saving factor is derived in terms of the mean-standard deviation of the distribution. An MPEG-2 video decoder algorithm and AAC encoder algorithm are tested on ARM9 RISC processor for the experimental verification of the power saying of the proposed DVS approach. The experimental results with diverse MPEG-2 video and audio files show 50～30% power saving factor and show good agreement with those of the analytically derived values.

• Journal of KIISE:Computing Practices and Letters
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• v.13 no.5
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• pp.252-259
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• 2007

With the rapid development of multimedia applications and wireless communication networks, consumer demand for video-over-wireless capability on mobile computing systems is growing rapidly. In this regard, this paper introduces YUV-aware instructions that enhance the performance and efficiency in the processing of color image and video. Traditional multimedia extensions (e.g., MMX, SSE, VIS, and AltiVec) depend solely on generic subword parallelism whereas the proposed YUV-aware instructions support parallel operations on two-packed 16-bit YUV (6-bit Y, 5-bits U, V) values in a 32-bit datapath architecture, providing greater concurrency and efficiency for color image and video processing. Moreover, the ability to reduce data format size reduces system cost. Experiment results on a representative dynamically scheduled embedded superscalar processor show that YUV-aware instructions achieve an average speedup of 3.9x over the baseline superscalar performance. This is in contrast to MMX (a representative Intel#s multimedia extension), which achieves a speedup of only 2.1x over the same baseline superscalar processor. In addition, YUV-aware instructions outperform MMX instructions in energy reduction (75.8% reduction with YUV-aware instructions, but only 54.8% reduction with MMX instructions over the baseline).

• Proceedings of the Korea Information Processing Society Conference
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• 2003.11a
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• pp.143-146
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• 2003

본 논문에서는 미디어 프로세서에서 메모리 참조시 평균 메모리 참조 지연시간을 줄이기 위하여 지역성이 높으나 재사용성이 떨어지는 미디어 데이터를 지역성과 재사용성이 높은 일반 데이터로부터 분리하여 별도의 캐시에 저장하도록 하는 캐시 구조를 제안하였다. 또한, 미디어 데이터의 선인출 기법을 캐시 운영 전략으로 채택하도록 하여 평균 메모리 지연시간을 단축하였다. EPIC, JPEG 벤치마크에 대한 실험결과, 미디어 데이터를 일반 데이터 캐시와 구분한 이중캐시 구조가 하나의 캐시에 모든 데이터를 저장하는 단일캐시구조에 비하여 캐시미스횟수가 감소하였음을 확인할 수 있었다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2012.05a
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• pp.504-505
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• 2012

This paper represent a method of efficiency multimedia processor. Also in case of application fields, we propose the water marking area. It is a insert the authorized information method, namely watermark, according the a little change data in area which human can not cognitive visible or acoustic.