The Journal of Korean Institute of Communications and Information Sciences (한국통신학회논문지)

The Korean Institute of Commucations and Information Sciences (한국통신학회)
권호 표지

Design and Fabrication of High Energy Efficient Reconfigurable Processor for Mobile Multimedia Applications

모바일 멀티미디어 응용을 위한 고에너지효율 재구성형 프로세서의 설계 및 제작

  • 여순일 (한국전자통신연구원 융합부품.소재연구부문 NT융합부품연구부) ;
  • 이재흥 (국립한밭대학교 컴퓨터공학과)
  • Published : 2008.11.30
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Abstract

Applications for mobile multimedia are testing the performance limits of present day CPUs with variety. However, hardwired solutions are inflexible and expensive to develop. CPUs with flexibility have limitation of performance. So, the requirement for both ASIC-like performance and CPU-like flexibility has led to reconfigurable processor. Mobile systems require low power and high performance concurrently. In this paper, we propose reconfigurable processor for mobile multimedia with high energy efficiency. Reconfigurable processor with 121MOPS/mW is developed by 130nm CMOS technology. And the processor was simulated for energy efficiency with 539MOPS/mW by 90nm CMOS technology and effective use of instructions. And we tested its applications for multimedia field. We tested the case of inverse MDCT for MP3 and DF for MPEG4 and ME for H.264.

모바일 멀티미디어 응용을 위한 기존의 프로세서들이 다방면에서 검증되고 응용되고 있다. 그런데, 이 모바일 멀티미디어 응용을 위해서 채택할 수 있는 하드 와이어드 즉 ASIC으로 된 칩 솔루션은 유연성이 떨어지며 비용이 많이 소요된다. 또한 유연성이 큰 CPU 솔루션은 그 성능에서 한계에 봉착하게 된다. 그러므로 ASIC 과 같은 성능과 CPU 같은 유연성 모두를 충족시키는 방법으로 재구성형 연산 프로세서를 사용하는 방법이 추천된다. 특히, 모바일 시스템들은 저전력과 고성능을 같이 추구하고 있으므로 본 논문에서는 이들을 모두 충족시키는 고에너지효율을 가지는 재구성형 프로세서를 제안한다. 130nm CMOS 기술에 의해 제작된 것은 121M0PS/mW의 에너지효율을 보이며 이를 90nm CMOS 기술과 명령어의 효율적인 사용을 통한 재구성형 프로세서의 시뮬레이션 결과는 539MOPS/mW의 에너지효율을 보임을 확인하였다. 또한 그 응용을 MP3의 IMDCT와 MPEG4의 DF H.264의 ME 알고리즘에 대해 시행함으로써 모바일 멀티미디어 분야에 적용될 수 있음을 보였다.

Keywords

References

  1. G.Estrin, "Organixation of computer systems- The fixed-plus-variable structure computer," Proceedings of the Western Joint Computer Conference, 1960, pp.30-40
  2. Se-Hyeon Kang and In-Cheol Park, "Loosely Coupled Memory-Based Decoding Architecture for Low Density Parity Check Codes," IEEE Custom Integrated Circuits Conference(CICC 2005), San Jose, USA, pp.703-706, 2005, 10
  3. S. Ray, Hong Jiang, "A reconfigurable optical bus structure for shared memory multiprocessors with improved performance," mppoi, p.108, Second Workshop on Massively Parallel Processing Using Optical Interconnections, 1995
  4. Miguel L Silva, J.C.Ferreira, "Using a Tightly-Coupled Pipeline in Dynamically Reconfigurable Platform FPGAs," Proceedings of the 8th Euromicro Conference on Digital System Design, 2005, pp.383-387
  5. N. Tabrizi, et al., "A Macro Pipelined Reconfigurable Systems," April 2004 Proceedings of the 1st conference on Computing frontiers, pp.343-349
  6. 김남섭 등, "멀티미디어 무선단말기를 위한 재구성 가능한 코프로세서의 설계," 전자공학회 논문지 SD편, 제44권, 제4호, pp.63-72, 2007년 4월
  7. 안용진 등, "프로세스 네트워크 모델의 정적 분석에 기반을 둔 다중 프로세서 시스템 온 칩 설계공간 탐색," 전자공학회 논문지 SD편, 제44권, 제10호, 837-846쪽, 2007년 10월
  8. M.B. Taylor, et al., "The Raw microprocessor computational fabric for software circuits and general-purpose programs ," Internatio- nal Symposium on Microarchitecture, 2002, pp.25-35
  9. H. Singh, et al., "Morphosys: An integrated reconfigurable system for data-parallel and computation-intensive application," IEEE Transactions on Computers, v.49, n.5, May, 2000, pp.465-481 https://doi.org/10.1109/12.859540
  10. otorola, "Reconfigurable compute fabric device," Technical Report, 6/2003