• 전자공학회논문지
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• 제51권4호
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• pp.33-41
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• 2014

본 논문에서는 모바일 시스템 환경에서 멀티포트 메모리 컨트롤러의 특성을 고려한 직접 메모리 접근 컨트롤러를 사용하여 고속 데이터 전송을 효과적으로 수행하는 메모리 액세스 방법을 보인다. 제안된 직접 메모리 접근 컨트롤러는 여러 개의 직접 메모리 접근 채널을 제어 할 수 있는 통합 채널 관리 기능을 제공하며, 그 채널들은 물리적으로 분리되어 서로 독립적으로 동작한다. 제안된 직접 메모리 접근 방법을 통한 데이터 전송을 이용함으로써 읽기 동작에 대하여 72%, 쓰기 동작에 대하여 69%의 데이터 전송 성능 향상을 얻었다. 특히, 4 채널 접근 모드에 대해서 제안된 방법이 기존 직접 메모리 접근 방법에 비하여 63% 적은 전체 전송 사이클을 가짐으로써 전송 성능 향상에 기여할 수 있음을 보인다.

• 디지털콘텐츠학회 논문지
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• 제15권5호
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• pp.631-642
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• 2014

메인 메모리 DBMS는 구동과 동시에 디스크에 존재하는 테이블의 내용이 메모리로 모두 올라가는 구조로 운영된다. 그러나, 메인메모리 DMBS도 디스크 파일시스템을 사용하여 데이터를 저장하고 트랜잭션 로그파일을 파일 시스템에 유지하여야 하기 때문에 CPU가 메모리에 접근하여 처리하는 속도에는 한계가 있게 마련이다. 본 논문에서는 메인메모리 DBMS인 Altibase 시스템에서 구현된 기술들이 디스크기반 DBMS인 Sybase와 얼마나 차이가 있는지를 어플리케이션 측면에서 성능분석을 통하여 평가하였다. 메인메모리 DBMS의 어플리케이션 성능이 디스크기반 DBMS에서의 어플리케이션 성능과 비교하면, 메인 메모리 DBMS의 성능이 축구승무패 단일게임에서는 1.24배 ~ 3.36배, 축구승무패와 축구 스페셜 두 게임에 동시 발매시 1.29배 ~ 7.9배의 성능향상이 있었으며, 발매 트랜잭션의 응답시간 시험결과 1.78배 ~ 6.09배의 빠른 응답시간을 보였다.

• 한국컴퓨터정보학회논문지
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• 제16권10호
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• pp.1-10
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• 2011

NAND 플래시 메모리는 저전력, 저렴한 가격, 그리고 대용량임에도 불구하고 페이지 단위의 쓰기 및 블록 단위의 지우기 연산은 큰 문제점을 가지고 있다. 특히 NAND 플래시 메모리 특성상 덮어쓰기가 불가능하므로 쓰기동작 후 수반되는 지우기 동작은 전체 성능저하의 원인이 된다. 기존의 NAND 플래시 메모리를 위한 SRAM 버퍼는 간단하면서도 NAND 플래시 메모리의 쓰기 동작을 효과적으로 줄여줄 수 있을 뿐 아니라 빠른 접근 시간을 보장 할 수 있다. 본 논문에서는 작은 용량의 SRAM을 이용하여 NAND 플래시 메모리의 가장 큰 오버헤드인 지우기/쓰기 동작을 효과적으로 줄일 수 있는 버퍼 관리 시스템을 제안한다. 제안된 버퍼는 큰 페칭 크기를 가지는 공간적 버퍼와 작은 페칭 크기를 가지는 시간적 버퍼인 완전연관 버퍼로 구성된다. 시간적 버퍼는 공간적 버퍼에서 참조된작은 페칭을 가지며, NAND 플래시 메모리에서 쓰기 및 지우기 수행시 시간적 버퍼내에 존재하는 같은 페이지 혹은 블록에 포함된 페칭 블록을 찾아 동시에 처리한다. 따라서 NAND 플래시 메모리에서 쓰기 및 지우기 동작을 획기적으로 줄였다. 시뮬레이션 결과에 따르면 제안된 NAND 플래시 메모리 버퍼 시스템은 2배 크기의 완전연관 버퍼에 비해 접근 실패율 관점에서는 높았지만, 쓰기 동작과 지우기 동작은 평균적으로 각각 58%, 83% 정도를 줄였으며, 결론적으로 평균 플래시 메모리 접근 시간은 약 84%의 성능 향상을 이루었다.

• 대한전자공학회논문지SD
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• 제46권11호
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• pp.101-109
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• 2009

일반적으로 3차원 그래픽 깊이 캐쉬와 픽셀 캐쉬는 메모리 대역폭의 효율적인 사용을 위하여 라이트 백(write-back) 캐쉬로 설계된다. 또한 3차원 그래픽 특성상 캐쉬 읽기 접근을 시도한 주소에 대한 캐쉬 쓰기 접근 혹은 읽기 접근이 발생하지 않고 캐쉬 쓰기 접근만 발생하는 경우가 많다. 캐쉬 메모리의 모든 블록이 사용되고 있는 상태에서 캐쉬 접근 실패가 발생하면 캐쉬 메모리 한 블록이 교체 알고리즘(replacement algorithm)에 의하여 한 블록을 라이트 백 동작을 실행하고 그 블록에 다른 데이터를 저장한다. 이러한 캐쉬 접근 실패 발생은 방출되는 캐쉬 메모리 한 블록의 데이터를 저장하기 위한 외부 메모리 쓰기 접근과 캐쉬 접근 실패를 처리하기 위한 외부 메모리 접근을 동시에 발생시킨다. 따라서 연속적인 캐쉬 접근 실패가 발생하는 경우 다량의 메모리 읽기와 쓰기 접근이 동시에 발생되어 메모리 병목현상을 유발시키고 이는 결국 메모리 접근 소요 시간을 길어지게 한다. 이와 같이 연속적인 캐쉬 접근 실패는 캐쉬를 사용하는 프로세서나 IP의 성능 저하와 전력소비 증가를 유발한다. 본 논문에서는 캐쉬 사용 시 발생하는 메모리 병목현상을 최소화하기 위하여 빠른 라이트 백이라는 새로운 방법을 사용하였다. 이 방법은 캐쉬 메모리 블록에 들어있는 유효 데이터를 방출하는 시점을 조절하여 외부 메모리 접근이 다량으로 몰리는 것을 방지하는 것이다. 즉 같은 메모리 용량과 접근 성공율을 가지는 캐쉬의 성능을 증가시킬 수 있는 방법이다. 이를 통하여 메모리 병목 현상을 완화시킬 수 있고 또한 캐쉬 접근 실패 시 소요되는 평균 메모리 접근 소요시간을 줄일 수 있다. 이러한 새로운 캐쉬 구조를 위한 실험은 ARM11, 3차원 그래픽 가속기 및 다양한 IP들이 내장되어 있는 SoC 환경에서 3차원 그래픽 가속기의 깊이 캐쉬와 픽셀 캐쉬에 적용하여 진행하였으며 여러 가지 실험 벡터를 이용하여 결과를 측정하였을때 성능을 향상시킬 수 있다.

• 한국정보통신학회논문지
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• 제15권1호
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• pp.175-182
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• 2011

본 논문은 비디오 처리를 위한 SoC 내에서 다수 개의 프로세싱 블록(마스터)들을 처리할 수 있는 고성능의 메모리 제어기를 설계하였다. 메모리 제어기는 마스터 중재기에 의해 중재되며 이것은 메모리 접근을 요구하는 마스터들의 요구 신호를 받아 데이터를 전송하는 역할을 해주게 된다. 구현된 메모리 제어기는 마스터 선택기, 마스터 중 재기, 메모리 신호 생성기, 명령어 디코더, 데이터 버스, 그리고 메모리 신호 생성기로 구성된다. 제안한 메모리 제어기는 VHDL을 이용하여 설계하였고, 삼성의 메모리 모델을 이용하여 동작을 검증하였다. FPGA 합성 및 검증을 위해서는 ATERA사의 Quartus II를 이용하였고, 구현된 하드웨어는 Cyclone II 칩을 사용하였다. 시뮬레이션을 위해서는 Cadence사의 ModelSim을 이용하였고, FPGA 환경에서 174.28MHz의 주파수로 동작하여, SDRAM의 규격을 모두 만족할 수 있었다.

• 전자공학회논문지SC
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• 제45권2호
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• pp.61-70
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• 2008

내장형 시스템의 설계 유연성을 높이고 예측하기 어려운 입력과 출력을 다루기 위해 동적 메모리 할당기가 사용된다. 일반적으로 내장형 시스템은 사용 기간 동안 계속 수행되기 때문에 메모리 할당기를 설계하는데 있어서 단편화 문제가 중요한 고려 사항 중 하나이다. 본 논문에서는 미리 구분된 객체들에 대한 전용 영역을 활용하여 단편화를 최소화시키기는 budgeted 메모리 할당기를 제안한다. 최신의 메모리 할당기를 사용하는 대신 budgeted 메모리 할당기를 사용하면 필요한 힙 영역의 크기를 최대 49.5% 감소시킬 수 있었다. 힙 영역의 크기가 16KB 이상이면 budgeted 메모리 할당기를 사용함으로 늘어나는 코드의 크기를 줄어든 단편화로 보상할 수 있다.

• 한국인터넷방송통신학회논문지
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• 제20권1호
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• pp.149-153
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• 2020

본 논문은 스마트폰 시스템에서 DRAM과 NVRAM으로 구성된 이기종 메모리를 위한 페이지 배치 기법을 제안한다. 이기종 메모리에 관한 기존 연구와 달리 본 논문은 메모리 접근에 대한 오프라인 분석에 기반하여 메모리 페이지를 배치한다. 이는 스마트폰 메모리 접근이 애플리케이션의 종류와 무관하게 특정 주소 영역에 집중적으로 나타나며, 쓰기 연산에 있어 그 편향성이 일관되게 나타난다는 점을 반영한 것이다. 제안한 기법은 오프라인 분석 결과를 토대로 NVRAM에 쓰기 트래픽이 적게 발생하도록 페이지 배치를 수행하며, 실험 결과 NVRAM에 발생하는 쓰기량을 성능 저하 없이 평균 61% 줄이는 것을 확인할 수 있었다.

• 한국멀티미디어학회논문지
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• 제12권2호
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• pp.165-177
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• 2009

센서노드(sensor node)에서의 데이터 기록을 위해 NAND 플래시 메모리 기반의 임베디드 데이터베이스 시스템이 널리 사용되고 이다. 플래시 메모리의 쓰기 및 삭제연산은 읽기 연산에 비해 시간이 많이 소모되고 기억 소자를 마모시킨다. 따라서 이러한 연산들을 줄이는 것은 데이터베이스 시스템의 성능 향상과 메모리의 수명 증대 측면에서 중요하다. 본 논문에서는 이를 위해 지연쓰기 기법을 제안한다. 이 기법은 데이터페이스 페이지의 갱신 영역을 별도의 지연쓰기 레코드로 저장하여 데이터베이스 페이지 쓰기를 줄임으로써 플래시 메모리에 대한 쓰기연산과 삭제 연산을 감소시킨다. 따라서 제안하는 기법은 데이터 기록의 비중이 높은 센서노드 데이터베이스 시스템의 성능을 높이고 플래시 메모리의 수명을 늘리게 된다.

• 한국정보과학회논문지:시스템및이론
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• 제35권6호
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• pp.284-292
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• 2008

메모리 기술이 발달함에 따라 메모리의 집적도가 증가하게 되었고, 그에 따라 구성요소들의 크기가 작아지게 되고, 고장의 감응성이 증가하게 되어, 테스트는 더욱 복잡하게 된다. 또한, 칩 하나에 포함되어 있는 저장요소가 늘어남에 따라 테스트 시간도 증가하게 된다. SoC 기술의 발달로 대용량의 내장 메모리를 통합할 수 있게 되었지만, 테스트 과정은 복잡하게 되어 외부 테스트 환경에서는 내장 메모리를 테스트하기 어렵게 되었다. 본 논문은 ARM 프로세서 기반의 SoC 환경에서의 임베디드 메모리를 테스트할 수 있는 프로그램 가능한 메모리 내장 자체 테스트를 제안한다.

• 한국진공학회지
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• 제17권4호
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• pp.253-261
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• 2008

Programmable metalization cell (PMC) memory 소자로도 명명되는 고체 전해질 메모리 소자는 비휘발성, 고속 및 높은 ON/OFF 저항비 등을 갖고 있기 때문에, 차세대 비휘발성 메모리로서 각광받고 있는 소자 중의 하나이다. 본 논문에서는 고체 전해질 메모리 소자의 동작 원리를 먼저 소개하고자 한다. 또한, 메모리향 소자 개발을 진행 중인 미국 코지키 교수 그룹, 비메모리향 소자 개발을 진행 중인 일본 NEC 그룹 등의 해외 연구진과, Te 계열의 칼코게나이드 합금을 채택하여 소자를 제작한 한국전자통신연구원 및 충남대학교 등의 국내 연구진의 연구 성과를 소개하고자 한다.