• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2004년도 가을 학술발표논문집 Vol.31 No.2 (1)
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• pp.322-324
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• 2004

보안 시스템은 암호화 기능을 필요로 하고 암호화를 위 한 비밀키로 난수를 사용한다 난수 발생기에는 순수 난수 발생기와 의사 난수 발생기가 있다. 본 논문에서는 펜티엄부터 인텔 프로세서들이 가지고 있는 타임스탬프 카운터 레지스터(TSC MSR)에서 시드를 가져와 비트 가공을 통해 난수를 발생하는 난수 발생기를 구현하였다. 구현된 난수 발생기의 난수 품질을 평가하기 위해 순수 난수 발생기, 의사 난수 발생기의 난수 시퀀스와 비교하였다. 구현된 난수 발생기가 생성한 난수 시퀀스는 순수 난수 발생기의 난수 시퀀스와 큰 차이가 없고 특정 디바이스 없이 응용이 간단하다는 점에서 보안 시스템의 암호화키로 사용하기에 적합하다.

• 전자공학회지
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• 제11권5호
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• pp.75-87
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• 1984

• 정보처리학회논문지A
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• 제18A권6호
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• pp.265-270
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• 2011

다양한 영역에서32비트 명령어 기반 마이크로프로세서의 사용이 일반화되고 있지만, 임베디드 시스템 환경에서는 여전히 16비트 명령어 기반 프로세서가 널리 사용되고 있다. 인텔 8086, 80286 및 모토로라 68000, 그리고 에이디칩스의 AE32000과 같은 프로세서들이 그 대표적인 예이다. 그러나, 16비트 명령어들은 32비트 명령어보다 그 크기로 인해 상대적으로 낮은 표현력을 가지고 있어 동일한 기능을 구현하는데 32비트 명령어 기반 프로세서에 비해 많은 명령어를 수행해야 한다는 문제점을 가지고 있다. 실행 명령어 수는 프로세서의 실행 성능과 밀접한 관련을 가지므로 16비트 명령어셋의 표현력을 향상시켜 성능 저하 문제를 해결할 필요성이 있다. 본 논문에서는 기존의 그래프 컬러링 기반 레지스터 할당(Graph-coloring based Register Allocation) 알고리즘을 보완한 페어 레지스터 할당(Pair Register Allocation) 알고리즘을 제안하고, 이를 통한 성능 분석 결과 및 추후 연구 방향을 제시하고자 한다.

• 정보처리학회논문지C
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• 제11C권3호
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• pp.387-394
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• 2004

개인 통신 서비스에서 주된 당면 문제중의 하나는 위치를 자주 이동하는 많은 이동 단말기들의 위치를 찾는 것이다. 이러한 시스템 연산을 위치 관리라 한다. 이 작업은 복잡한 신호처리 트래픽과 데이터베이스 질의를 요구한다. 위치 관리의 효율성을 향상시키기 위하여 다수의 정책들이 제안되었다. 제안된 정책들은 이동 단말기의 현재 위치를 저장하기 위하여 위치 레지스터 데이터베이스를 사용한다. 그러한 위치 데이터 베이스에 고장이 발생하면 위치 레지스터 데이터베이스의 고장에 대하여 취약하다. 이 논문에서는 위치 레지스터들의 고장을 허용하는 분산 홈 위치 레지스터를 갖는 결함 허용 포인터 포워딩 방법을 제안한다 제안하는 방법의 성능은 시뮬레이션로 분석적으로 평가하고, Biaz의 우회 포워딩 정책, 두 개 경로 포워딩 정책과 성능을 비교한다.

• 한국정보과학회논문지:시스템및이론
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• 제27권2호
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• pp.200-208
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• 2000

다중 포트를 가진 레지스터의 장점은 읽기 접근에 대해서는 한번에 여러 병령어에서 레지스터를 공유할 수 있다는 것이다. 여기서는 높은 수준에서 이러한 다중 포트 레지스터를 가진 파이프라인 수퍼 스칼라 프로세서에서의 타이밍 특성과 자원 제한을 묘사하기 위한 정형방법을 제시한다. 특히, 파이프 라인 명령어가 순서대로 들어오는 경우에 대해서 먼저 병세하고, 순서에 상관없이 어느 싸이클에 검색 가능한 명령어들 중에서 동시에 실행 가능한 명령어 짝을 찾아 실행시키는 수퍼 스칼라 파이프라인 방식인 비순차(Out-of-Order) 명령어 수퍼 스칼라 방식에서의 타이밍 분석으로 확장하였다. 명령어 명세에는 프로세스 대수(Process Algebra)기반의 정형기법인 ACSR(Algebra of Communicating Shared Resources)을 이용하여 모델링한다.

• 한국ITS학회 논문지
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• 제9권3호
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• pp.85-93
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• 2010

본 논문에서는 SOC 설계 자동화를 위한 할당 및 바인딩을 동시에 수행하는 새로운 동적인 하드웨어 할당 및 바인딩 알고리즘을 제안한다. 제안된 알고리즘은 스케줄링의 결과를 입력으로 받아들이고, 각 기능 연산자에 연결된 레지스터 및 연결 구조가 최대한 공유하도록 제어스텝마다 연산과 기억 소자의 상호 연결 관계를 고려하여 기능 연산자, 연결 구조 및 레지스터를 동시에 할당 및 바인딩을 한다. 제안된 알고리즘은 각 시스템마다 비교 실험을 통하여 기존의 기능 연산자와 레지스터의 수를 미리 정했거나, 분리하여 수행한 방식들과 비교함으로서 제안된 알고리즘의 효용성을 보인다.

• 대한전자공학회논문지TE
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• 제39권4호
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• pp.329-334
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• 2002

본 논문은 검사 용이화를 위하여 VHDL을 이용하여 설계를 할 때, 상위 수준 합성 방법에서 자체검사가 가능한 데이터 경로 구조를 자동으로 합성할 수 있는 알고리즘을 제안하였다. 그리고 MUX와 레지스터는 본 논문에서 제안된 디자인 시스템의 데이터 패스에 할당되어진다. VHDL에 의하여 기술된 하드웨어 명세를 검사 가능한 라이브러리로 매핑을 할 수 있는 검사 가능한 회로가 된다. 결과적으로 충돌그래프에서 레지스터를 최소로 하는 할당 알고리즘에 의하여 H/W로 매핑되는데 BILBO(built-in logic block Observation)레지스터를 재구성하여 TP(test pattern generator)와 MISR(multi input signature response)로서 데이터 경로 구조가 자체검사가 가능하게 되는 것이다.

• 전자공학회논문지C
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• 제36C권4호
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• pp.17-29
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• 1999

본 논문은 데이터 의존적인 CMOS 회로(예: DSP) 의 전력량을 감축하기 위한 상위 수준 합성 기법에 대한 연구이다. 상위수준 합성은 스케줄링, 자원 및 레지스터 할당의 세가지로 나우어서 수행한다. 스케줄링시의 저전력 설계의 목적은 자원할당 시 입력을 재 사용할 수 있는 가능성을 증가시키는 것이다. 스케줄링 후에 자원 및 레지스터 할당 문제는 가중차기 부가된 앙립 그래프로 표현하여 최소비용흐름 알고리즘을 수행함으로써 스위칭 동작횟수가 적은 해를 얻는다. 제안된 알고리즘은 저전력 레지스터 및 자원 할당 문제에 대하여 O({{{{ { n}^{3 } }}}}) (n은 그래프의 노드수) 시간에 최적해를 제공한다. 벤치마크 회로에 대한 실험 결과는 15%의 전력 감축 효과를 나타낸다.

• 전기전자학회논문지
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• 제7권2호
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• pp.166-171
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• 2003

본 논문은 상위 레벨 합성에서의 레지스터와 자원 할당 과정의 스위치 동작 최소화를 통한 저 전력 데이터 패스 할당 알고리즘을 제안한다. 제안하는 알고리즘은 스케줄링된 CDFG를 입력으로 할당 과정에서 전력 최소화를 수행한다. 알고리즘은 레지스터 할당과 자원 할당 과정을 나누어 수행한다. 레지스터 할당 알고리즘은 기능 장치내의 불필요한 스위칭 동작을 제거하고 멀티플렉서의 수를 최소화한다. 자원 할당 과정은 스위칭 동작을 최소화할 수 있는 연산자의 순서를 선택한다. 본 논문에서 제안하는 알고리즘과 genesis-lp 상위 레벨 합성시스템을 벤치마크를 이용한 비교 실험결과 평균 15.3%의 전력 감소효과가 있다.

• 한국통신학회논문지
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• 제14권3호
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• pp.235-239
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• 1989

유한체 GF($2^m$)상에서 임의의 두 원소를 곱하는 승산기를 제시하였으며 동작과정을 단계별로 설명하였다. 본 논문에서 제시된 회로는 기준의 선형궤한 치환 레지스터를 이용한 회로가 변형된 형태로서 m단 궤환치환 레지스터, m-1개의 플립플롭, m개의 AND게이트, 그리고 m-입력 XOR 게이트로 구성되며 회로가 간단하다. GF($2^m$)의 두 원소를 곱할 때, 기존의 치환 레시스터 승산기는 m번 치환하면 곱셈의 결과가 레지스터에 축적되므로 m클럭시간 만큼 지연되는 반면 제안된 승산기는 입력되고부터 직렬출력을 얻을 때까지 m-1 클럭시간이 소요되며 cellular-array 승산기에 비해 매우 간단하고 systolic 승산기에 비해서는 지연시간도 단축된다.