Journal of KIISE:Computer Systems and Theory (한국정보과학회논문지:시스템및이론)

Korean Institute of Information Scientists and Engineers (한국정보과학회)
권호 표지

Process Algebraic Approach to Timing Analysis of Superscalar Processor Programs

프로세스 대수에 기반을 둔 수퍼스칼라 프로세서 프로그램의 시간 분석

  • Published : 2000.02.15
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Abstract

Multi-ports register could shared several instructions at the same time in read operation. We address a formal methods for describing timing analysis and resource restriction in pipeline super scalar process that having multi-Port registers. First, we specify in-order pipeline instructions, and then, extend timing analysis in out-of-order super-scalar. In this case, we find instruction pairs in any cycle which can execute same time, We use ACSR(Algebra of Communicating Shared Resources), a branch of formal methods based on process algebra, for instruction specification and modelling.

다중 포트를 가진 레지스터의 장점은 읽기 접근에 대해서는 한번에 여러 병령어에서 레지스터를 공유할 수 있다는 것이다. 여기서는 높은 수준에서 이러한 다중 포트 레지스터를 가진 파이프라인 수퍼 스칼라 프로세서에서의 타이밍 특성과 자원 제한을 묘사하기 위한 정형방법을 제시한다. 특히, 파이프 라인 명령어가 순서대로 들어오는 경우에 대해서 먼저 병세하고, 순서에 상관없이 어느 싸이클에 검색 가능한 명령어들 중에서 동시에 실행 가능한 명령어 짝을 찾아 실행시키는 수퍼 스칼라 파이프라인 방식인 비순차(Out-of-Order) 명령어 수퍼 스칼라 방식에서의 타이밍 분석으로 확장하였다. 명령어 명세에는 프로세스 대수(Process Algebra)기반의 정형기법인 ACSR(Algebra of Communicating Shared Resources)을 이용하여 모델링한다.

Keywords

References

  1. Pratrice Bremond-Gregoire, Jin-Young Choi, Insup Lee, 'A Complete Axiomatization of Finite-state ACSR Processes,' Information and Computation, No 138, 1997 https://doi.org/10.1006/inco.1997.2657
  2. R.Milner, Communication and Concurrency. Prentice Hall, 1989
  3. M. Johnson. 'Superscalar Micro-processor Design'. Prentice-Hall, 1991
  4. E. Harcourt, J. Mauney, and T. Cook. 'Specification of Instruction-Level Parallelism'. In Proc. of the North American Process Algebra Workshop, 1993
  5. R. Rau and J. Fisher. 'Instruction- Level Parallel Processing: History, Overview, and Perspective'. Journal of Supercomputing, July, 1993 https://doi.org/10.1007/BF01205181
  6. T. Cook, P. franzon, E. Harcourt, and T. Miller. 'System-Level Specification of Instruction Sets'. In Proc. of the International Conference on Computer Design, 1993 https://doi.org/10.1109/ICCD.1993.393316
  7. N. Zhang, A. Burns, and M. Nicholson, 'Pipelined Processors and Worst-Case Execution Times,' Real-Time Systems, Vol. 5, No. 4, pp. 319-343, October 1993 https://doi.org/10.1007/BF01088834
  8. S. -S. Lim, Y. H. Bae, G. T. Jang, etc., 'An Accurate Worst Case Timing Analysis for RISCProcessors,' IEEE Transactions on Software Engineering, Vol. 21, No. 7, pp. 593-604, July 1995 https://doi.org/10.1109/32.392980
  9. C. A. Healy, D. B. Whalley, and M. G. Harmon, 'Integrating the Timing Analysis of Pipelining and Instruction Caching,' In Proceedings of the 16th Real-Time Systems Symposium, pp. 288-297, December 1995 https://doi.org/10.1109/REAL.1995.495218
  10. J. Camilleri and G. Winskel. 'CCS with Priority Choice'. In Proc.of IEEE Symposium on Logic in Computer Science, 1991 https://doi.org/10.1109/LICS.1991.151649
  11. Jin-Young Choi, Insup Lee, and Inhye Kang. 'Timing Analysis of Superscalar Processor Programs Using ACSR,' IEEE Real-Time Systems Newsletter, Volume 10, No. 1/2, 1994
  12. D. Clarks, I. Lee, and H. Xie. 'VERSA: A Tool for the Specification and Analysis of Resource-Bound Real-Time Systems'. Technical Report MSCIS-93-77, Dept. of CIS, Univ. of Pennsylvania, Sept 1993
  13. 정창성 역. '고급 컴퓨터 구조학'. 이한 출판사, 1997. (K. Hwang. Advanced Computer Architecture. McGraw-Hill Book Co.-Singapore, 1996)
  14. 이기흔, 최진영, '분기 명령어를 포함한 수퍼 스칼라 프로그램의 타이밍 분석', 정보 과학회 추계 학술 대회, 1997
  15. 이기흔, 최진영, 'ACSMR을 이용한 수퍼 스칼라 프로그램의 타이밍 분석', 정보 과학회 춘계 학술 대회, 1998
  16. 유희준, 이기흔, 최진영, 'ACSMR을 이용한 수퍼 스칼라 프로세서 프로그램의 비순차 정렬 명령어의 타이밍 분석', 병렬처리시스템 학술발표회, 1998
  17. 이기흔, 최진영, 'ACSR을 이용한 비순차 수퍼 스칼라 프로세서의 시간 분석', 정보 과학회 추계 학술 대회, 1998
  18. 임성수, 민상렬, '실시간 시스템을 위한 취악 실행기간 분석 기법', 정보과학회지, pp32-38, 1996.8