• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2019년도 춘계학술대회
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• pp.254-256
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• 2019

소수체 GF(p)와 이진체 $GF(2^m)$ 상의 다중 타원곡선을 지원하는 듀얼 필드 ECC (DF-ECC) 프로세서를 설계하였다. DF-ECC 프로세서의 저면적 설와 다양한 타원곡선의 지원이 가능하도록 워드 기반 몽고메리 곱셈 알고리듬을 적용한 유한체 곱셈기를 저면적으로 설계하였으며, 페르마의 소정리(Fermat's little theorem)를 유한체 곱셈기에 적용하여 유한체 나눗셈을 구현하였다. 설계된 DF-ECC 프로세서는 스칼라 곱셈과 점 연산, 그리고 모듈러 연산 기능을 가져 다양한 공개키 암호 프로토콜에 응용이 가능하며, 유한체 및 모듈러 연산에 적용되는 파라미터를 내부 연산으로 생성하여 다양한 표준의 타원곡선을 지원하도록 하였다. 설계된 DF-ECC는 FPGA 구현을 하드웨어 동작을 검증하였으며, 0.18-um CMOS 셀 라이브러리로 합성한 결과 22,262 GEs (gate equivalences)와 11 kbit RAM으로 구현되었으며, 최대 100 MHz의 동작 주파수를 갖는다. 설계된 DF-ECC 프로세서의 연산성능은 B-163 Koblitz 타원곡선의 경우 스칼라 곱셈 연산에 885,044 클록 사이클이 소요되며, B-571 슈도랜덤 타원곡선의 스칼라 곱셈에는 25,040,625 사이클이 소요된다.

• 한국버섯학회지
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• 제15권2호
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• pp.78-83
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• 2017

버섯과에서 한국, 중국, 일본에서 재배 또는 수집하여 농촌진흥청에 보관 중인 32개의 팽이버섯 계통에 대하여 조사하였다. 팽이버섯의 미소반복서열(microsatellite)을 포함하고 있는 490개의 DNA 단편을 얻었다. 다양한 팽이버섯 균들의 PCR을 통한 DNA 프로파일링을 수행함으로써 다형성 변이가 많이 검출되었다. 총 34개의 대립 유전자가 12개의 다형성 SSR 마커 중에서 검출되었고, 평균 3.42개의 대립 유전자와 대립 유전자의 수는 유전자좌당 2개에서 7개까지 분포하였다. 대립 형질 빈도는 0.42(GB-FV-127)에서 0.98(GB-FV-166)이었으며 이형접합체 관측치($H_O$)와 기대치($H_E$)는 각각 0.00에서 0.94(평균 = 0.18)와 0.03에서 0.67(평균 = 0.32)이었다. 다형성 지수는 (PIC) GB-FV-127 마커에서 가장 높은 0.61, 평균대립 유전자 수는 5를 나타내었고, GB-FV-166마커에서 0.03과 2로 가장 낮았다. 본 연구에서 평균 PIC 값(0.29)은 대립 유전자의 평균 수(3.42)로 관찰되었다. 결론적으로 우리는 풍부한 SSR 라이브러리에서 12 개의 다형성 SSR 마커를 개발하는데 성공했다. 이러한 SSR은 계통 발생 분석, 유전적 변이 평가에 중요하게 사용될 것이다.

• 대한전자공학회논문지SD
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• 제45권9호
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• pp.41-49
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• 2008

본 논문에서는 EPCglobal Class-1 Generation-2 UHF RFID 1.1.0 프로토콜에 따른 수동형 UHF대역 RFID 태그 IC의 제어부를 설계한다. 제어부는 PIE 부, CRC5/CRC16, Slot Counter, Random Number Generator, Main Control 부, Encoder, Memory Interface로 나누어 Verilog HDL을 이용하여 설계하고 시뮬레이션을 하였다. 제어부 전체 동작에 대한 시뮬레이션 결과 7개 상태에서 11개의 명령어들이 올바르게 동작함을 확인하였다. 또한, 제어부의 설계를 Synopsys Design Compiler와 Apollo를 이용하여 Magnachip 0.25$\mu$m 공정 라이브러리를 통해 레이아웃을 하였고 총 36,230개의 게이트가 사용되었다.

• 대한전자공학회논문지SD
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• 제49권3호
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• pp.21-29
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• 2012

본 논문에서는 H.264/AVC 부호화기의 성능 향상을 위해 고성능 CAVLC 부호화기의 하드웨어 구조를 제안한다. 기존의 CAVLC 부호화기는 변환계수의 재정렬 과정이 포함되어 변환계수를 저장해야 할 버퍼와 버퍼제어를 위한 추가적인 사이클이 필요하므로 하드웨어 면적이 증가하고 불필요한 사이클이 수행된다. 제안한 CAVLC는 CAVLC의 파라미터 중에 Runbefore를 순방향 탐색기법으로 계산하고 그 외 파라미터들은 역방향 탐색기법으로 계산하여 변환계수의 재정렬 과정을 수행하지 않는다. 또한, 제안한 CAVLC 부호화기에 조기 종료 모드를 적용하고 2단 파이프라인 구조를 사용하여 CAVLC의 수행 사이클 수를 감소시켰다. 제안한 CAVLC 부호화기의 하드웨어 구조를 매그나칩 공정 $0.18{\mu}m$ 셀 라이브러리로 합성한 결과, 최대동작 주파수는 125MHz이며 게이트 수는 17k이다. 제안한 CAVLC 부호화기의 하드웨어 구조를 H.264/AVC 표준 참조 소프트웨어 JM13.2에서 추출한 데이터를 이용하여 테스트한 결과, $16{\times}16$ 매크로블록을 처리하는데 평균적으로 36.0사이클이 소요되어 기존의 CAVLC 부호화기보다 성능이 57.8% 향상됨을 확인하였다.

• 대한전자공학회논문지SD
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• 제46권12호
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• pp.87-95
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• 2009

본 논문에서는 MIMO-OFDM 기반의 SDR 시스템을 위한 효율적인 FFT 구조를 제안한다. 제안한 scalable FFT/IFFT 프로세서는 64/128/512/1024/2048-point FFT 연산을 가변적으로 수행할 수 있다. 또한 mixed radix (MR) 기법과 multi-path delay commutator (MDC) 구조를 사용하여 비단순 승산을 줄임으로써 기존의 설계 구조에 비해 시스템 수율 변화 없이 하드웨어 복잡도를 크게 감소시켰다. 제안된 scalable FFT/IFFT 프로세서는 하드웨어 설계 언어 (HDL)를 이용하여 설계 되었고, 0.18um CMOS 스탠다드 셀 라이브러리를 이용하여 논리 합성되었다. 논리합성 결과 4채널 radix-2 single-path delay feed back (R2SDF) FFT 프로세서와 비교시 59% 감소된 게이트 수와 39% 감소된 메모리로 구현 가능함을 확인하였고, 4채널 radix-2 MDC (R2MDC) FFT 프로세서와 비교시 16.4% 감소된 게이트 수와 26.8% 감소된 메모리로 구현 가능함을 확인하였다.

• 한국통신학회논문지
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• 제36권4A호
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• pp.414-422
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• 2011

모바일 WiMAX 표준 IEEE 802.16e의 블록길이 2,304 비트, 부호율 1/2을 지원하는 LDPC(low-density parity-check) 복호기를 설계하였다. 설계된 LDPC 복호기는 최소-합(min-sum) 알고리듬과 layered 복호를 기반으로 $96{\times}96$ 크기의 부행렬을 병렬로 처리하는 부분병렬 구조를 갖는다. 최소-합 알고리듬의 특징을 이용하여 메모리 용량을 감소시킬 수 있는 새로운 방법을 고안하여 적용함으로써 검사노드 메모리 용량을 기존의 방법보다 46% 감소시켰다. Verilog HDL로 설계된 LDPC 복호기를 $0.18{\mu}m$ CMOS 셀 라이브러리로 합성한 결과 174,181개의 게이트와 52,992 비프의 메모리로 구현되었으며, Eb/No=2.1dB의 AWGN 채널에 대해 평균 비트 오율 (BER)는 $4.34{\times}10^{-5}$이고, 100 MHz@1.8-V로 동작하여 약 417 Mbps의 성능을 갖는다.

• 한국수자원학회:학술대회논문집
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• 한국수자원학회 2018년도 학술발표회
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• pp.135-135
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• 2018

한강의 잠수교는 평상시에는 사람과 차의 통행이 가능하나 예측수위가 5.5m일 경우, 보행자통제, 6.2m일 경우, 차량통제를 실시한다. 잠수교는 국토교통부의 홍수예보 지점은 아니지만 그 특수성으로 인해 정확한 홍수위 예측을 통해 선행시간을 확보할 필요가 있다. 일반적으로 하천 홍수위 예측을 위해서는 강우-유출 모형과 하도추적을 위한 수리모형을 결합한 모델링이 요구되나 잠수교는 하류부 조위로 인한 배수 및 상류부 팔당댐 방류량의 영향을 받아 물리적 수리 수문모형의 구축이 상당히 제약적이다. 이에 본 연구에서는 딥러닝 오픈 라이브러리인 Tensorflow 기반의 LSTM 심층신경망(Deep Neural Network) 모형을 구축하여 잠수교의 수위예측을 수행한다. LSTM 모형의 학습과 검증을 위해 2011년부터 2017년까지의 10분단위의 잠수교 수위자료, 팔당댐의 방류량과 월곶관측소의 조위자료를 수집한 후, 2011년부터 2016년까지의 자료는 신경망 학습, 2017년 자료를 이용하여 학습된 모형을 검증하였다. 민감도 분석을 통해 LSTM 모형의 최적 매개변수를 추정하고, 이를 기반으로 선행시간(lead time) 1시간, 3시간, 6시간, 9시간, 12시간, 24시간에 대한 잠수교 수위를 예측하였다. LSTM을 이용한 1~6시간 선행시간에 대한 수위예측의 경우, 모형평가 지수 NSE(Nash-Sutcliffe Efficiency)가 1시간(0.99), 3시간(0.97), 6시간(0.93)과 같이 정확도가 매우 우수한 것으로 분석되었으며, 9시간, 12시간, 24시간의 경우, 각각 0.85, 0.82, 0.74로 선행시간이 길어질수록 심층신경망의 예측능력이 저하되는 것으로 나타났다. 하천수위 또는 유량과 같은 수문시계열 분석이 목적일 경우, 종속변수에 영향을 미칠 수 있는 가용한 모든 독립변수를 데이터화하여 선행 정보를 장기적으로 기억하고, 이를 예측에 반영하는 LSTM 심층신경망 모형은 수리 수문모형 구축이 제약적인 경우, 홍수예보를 위한 활용이 가능할 것으로 판단된다.

• 대한전자공학회논문지SD
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• 제48권11호
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• pp.18-26
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• 2011

본 논문에서는 IEEE 802.11n 무선 랜 표준의 3가지 블록길이(648, 1296, 1944)와 4가지 부호율(1/2, 2/3, 3/4, 5/6)을 지원하는 다중모드 LDPC 복호기를 설계하였다. 하드웨어 복잡도를 고려하여 layered 복호방식의 블록-시리얼(부분병렬) 구조로 설계 되었으며, 최소합 알고리듬의 특징을 이용한 검사노드 메모리 최소화 방법을 고안하여 적용함으로써 기존방법에 비해 검사노드 메모리 용량을 47% 감소시켰다. Matlab 모델링과 시뮬레이션을 통해 고정소수점 비트 폭이 LDPC 복호기의 복호성능에 미치는 영향을 분석하고, 이를 통해 최적의 하드웨어 설계조건을 도출하여 반영하였다. 설계된 회로는 FPGA 구현을 통해 하드웨어 동작을 검증하였으며, 0.18-${\mu}m$ CMOS 셀 라이브러리로 합성한 결과 약 219,100 게이트와 45,036 비트의 메모리로 구현되었고, 50 MHz@2.5V로 동작하여 164~212 Mbps의 성능을 갖는 것으로 평가되었다.

• 한국통신학회논문지
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• 제24권6B호
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• pp.1183-1190
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• 1999

본 논문에서는 MPEG-2 비디오 인코더를 ASIC 칩으로 구현할 때, 움직임추정기와 함께 대량의 하드웨어 영역을 차지하는 프레임메모리 인터페이스를 개선한 효율적인 구조를 제시한다. 이를 위해 비디오 인코더와 듀얼 뱅크를 가지는 외부 SDRAM 사이의 인터페이스를 효율적으로 처리할 수 있도록 메모리 맵을 구성하고 메모리 액세스 타이밍을 최적화하여 내부 메모리 크기와 인터페이스 로직을 줄였다. 본 설계에는 0.5 m, CMOS, TLM(Triple Layer Metal) 표준 셀 라이브러리가 사용되었으며, 하드웨어 설계 및 검증을 위해서 VHDL 시뮬레이터와 로직 합성툴이 사용되었고, 기능 검증을 위한 테스트 벡터 생성을 위해서, C 언어로 모델링한 하드웨어 에뮬레이터가 사용되었다. 개선된 프레임 메모리 인터페이스의 구조는 기존의 구조[2-3]에 비해 58% 정도의 면적이 감소했으며, 전체 비디오 인코더에 대해서는 24.3% 정도의 하드웨어 면적이 감소되어, 프레임메모리 인터페이스가 비디오 인코더 전체의 하드웨어 면적에 대단히 심각한 영향을 미친다는 것을 결과로 제시한다.

• 한국정보통신학회논문지
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• 제15권6호
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• pp.1355-1362
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• 2011

본 논문에서는 IEEE 802.11n 무선 랜 표준에 규정된 3가지 블록길이(648, 1296, 1944)와 4가지 부호율(1/2, 2/3, 3/4, 5/6)을 지원하는 LDPC 복호기를 최소합 알고리듬과 layered 복호방식을 적용하여 설계하였다. 검사노드 값과 패리티 검사 행렬 정보의 효율적인 저장방법을 통해 메모리 용량을 최소화하였으며, 또한 효율적인 검사노드 메모리 어드레싱 방법을 적용하여 stall 없이 메모리 읽기/쓰기가 가능하도록 하였다. 설계된 회로는 FPGA 구현을 통해 하드웨어 동작을 검증하였으며, $0.18-{\mu}m$ CMOS 셀 라이브러리로 합성한 결과 219,100 게이트와 45,036 비트의 메모리로 구현되었고, 50 MHz@2.5V로 동작하여 164～212 Mbps의 성능을 갖는 것으로 평가되었다.