• 한국콘텐츠학회:학술대회논문집
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• 한국콘텐츠학회 2005년도 추계 종합학술대회 논문집
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• pp.153-160
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• 2005

3D 애니메이션의 화면에서 전해지는 분위기는 대부분 3D CG 라이팅의 설정에 따라 좌우 된다고 해도 과언이 아니다. 컴퓨터 그래픽의 맥락에서 라이팅은 예술적이고 기술적인 방법으로 디지털 씬(Scene)들을 비추는(밝히는) 과정이다. 그래서 관객은 화면에서 적절한 명쾌함과 분위기로 나타내고자 하는 감독의 의도가 무엇인지를 인지 할 수 있는 것이다. Lighting은 인간에 의해 창조 및 조작되는 빛과 색채의 미학으로서 장면들을 아름답고 조화롭게 만드는 역할을 한다. 또한 전달하고자하는 이야기와 표현하고자 하는 분위기를 상징적이고 은유적 기법으로 스타일화 한다. 그러므로 라이팅 스타일의 컨셉은 애니메이션의 특정한 상황이나 환경 그리고 아트 디렉션 밀접하게 연관되어진다. 그러나 불행히도 장면을 라이팅하는 작업공정에는 쉽게 할 수 있는 정해진 규칙이나 공식은 없다. 요컨대, 라이팅은 위치, 컬러, 농도, 그림자 영역과 범위를 포함하는 라이팅 셋업의 조건적 요소들로 애니메이션에서 보여 주고자하는 장면의 스타일을 결정짓는 데에 기여하지만, 그와 동시에 서정드라마냐 서스펜스냐 하이 드라마냐 와 같은 애니메이션의 장르와 장면의 스타일과 같은 전체적인 무드를 제시하는 예술적 측면을 간과해서는 않될 것이다.

• 한국항행학회논문지
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• 제12권6호
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• pp.604-610
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• 2008

본 논문은 지그비(ZigBee) 응용을 위한 2.4 GHz CMOS RF 프론트-엔드(front-end) 설계에 관한 기술이다. Front-End는 저잡음 증폭기(LNA), 주파수 변환기(Mixer)로 구성 되며, 2 MHz의 중간 주파수 (IF : intermediate frequency)를 사용 한다. LNA는 피드백저항을 사용한 Common-Source(CS with resistive feedback) 구조와 축퇴(degeneration) 인덕터를 사용 하였고, 20db의 전압 이득을 디지털신호로 조절할 수 있다. Mixer는 저전류 소모를 고려하여 수동(passive) 구조로 설계하였다. RF front-end는 $0.18{\mu}m$ 1P6M CMOS 공정을 이용하여 구현하였으며 1.8V의 전압으로부터 3.28 mA의 전류 소모를 하며 측정 결과 NF는 4.44 dB, IIP3는 -6.5 dBm을 만족시킨다.

• 한국멀티미디어학회논문지
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• 제12권3호
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• pp.329-334
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• 2009

광 디스크를 재생하려면 광 신호를 아날로그 전기신호로 변환하는 광 픽업을 거치고 난 뒤 신호 간 간섭을 없애기 위해 아날로그적으로 등화를 하고, 등화된 아날로그 신호를 AD 변환하여 디지털적으로 동기화된 데이터와 클록을 추출해야 한다. BD와 같은 고용량의 광 디스크를 저속으로 재생하여 동기화된 데이터와 클록을 추출하는데 었어서 추출 데이터 BER을 최소화하는 알고리즘은 다양하게 개발되어 적용되고 있다. 그러나 고용량의 광 디스크를 고속으로 재생 할 때 저속에서 적용된 알고리즘을 동일한 혼성 데이터 PLL과 PRML 하드웨어 구조에 적용하려면 800MHz 이상의 신호 처리가 이루어져야 한다. 일반적으로 사용되는 0.13-${\mu}m$ CMOS 공정에서 기존 방식의 구조를 가지고 800MHz의 이상의 신호처리를 위해서는 고속으로 동작해야하는 아날로그 코어 등이 필요하고 많은 시간과 노력의 레이아웃이 수반되어야 하는 등의 문제점이 제기된다. 본 논문에서는 고용량 광 디스크의 최고 배속인 BD 8x까지 동작 가능한 데이터 및 클록 추출 회로로서 병렬 데이터 PLL 및 PRML 구조를 제안하였다. 제안한 구조를 가지고 실험한 결과 BD 8x 에 해당하는 속도에서 오류 없이 동작함을 확인하였다.

• 한국정보통신학회논문지
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• 제9권5호
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• pp.1073-1081
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• 2005

본 논문은 상위 7비트와 하위 3비트의 segmented 전류원 구조로서 최적화 된 binary-thermal decoding 방식을 이용한 3.3v 10비트 CMOS D/A 변환기를 제안한다. segmeted 전류원 구조와 최적화 된 binary-thermal decoding 방식을 D/A 변환기가 지니므로 가질 수 있는 장점은 디코딩 논리회로의 복잡성을 단순화함으로 칩면적을 줄일 수 있다. 제안된 변환기는 0.35um CMOS n-well 표준공정을 이용하여 제작되었으며, 유효 칩면적은 $0.953mm^2$ 이다. 설계된 칩의 상승/하강시간, 정작시간 및 INL/DNL은 각각 1.92/2.1 ns, 12.71 ns, ${\pm}2.3/{\pm}0.58$ LSB로 나타났다. 또한 설계된 D/A 변환기는 3.3V의 공급전원에서는 224mW의 전력소모가 측정되었다.

• 한국정보통신학회논문지
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• 제10권3호
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• pp.496-502
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• 2006

최근에 CAD 툴의 비약적인 발전으로 인하여 대부분의 디지털 회로들은 VHDL 언어를 사용하여 설계된다. 그리고 IC 공정기술의 발달에 따라 하나의 칩에 많은 회로를 포함할 수 있으므로 VHDL 코드의 크기가 방대해져 이에 대한 검증(verification)은 칩 설계에 있어서 어렵고, 많은 시간을 소모하는 과정이 되고 있다. 본 연구에서는 SoC용 IP 사이에서 발생할 수 있는 자원충돌과 프로토콜의 오류를 검증하는 새로운 방법을 제시한다. VHDL 모델의 블록 또는 SoC용 IP 사이에서 발생할 수 있는 상위레벨 고장을 정의하고 분류하고, 하위 레벨 검증(low-level code verification)에 사용되는 검출률 측정 법을 사용하여 IP사이에서 발생하는 데이터 충돌과 프로토콜 또는 알고리즘의 오류를 검증하는 방법을 제안한다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2007년도 추계종합학술대회
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• pp.187-191
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• 2007

본 논문은 상위 7비트와 하위3비트의 binary-thermal decoding 방식과 segmented 전류원 구조로서 전력소모, 선형성 및 글리치 에너지등 주요 사양을 고려하여, 3.3V 10비트 CMOS D/A 변환기를 제안한다. 동적 성능을 향상 시키기위해 출력단에 return-to-zero 회로를 사용하였고, segmented 전류원 구조와 최적화 된 binary-thermal decoding 방식으로 D/A변환기가 가질 수 있는 장점은 디코딩 논리회로의 복잡성을 단순화 함으로 칩면적을 줄일 수 있다. 제안된 변환기는 $0.35{\mu}m$ CMOS n-well 표준공정을 이용한다. 설계된 회로의 상승/하강시간, 정착시간, 및 INL/DNL은 각각 1.90/2.0ns, 12.79ns, ${\pm}2.5/{\pm}0.7$ LSB로 나타난다. 또한 설계된 D/A 변환기는 3.3V의 공급전원에서는 250mW의 전력소모가 측정 된다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2010년도 춘계학술발표대회
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• pp.19.2-19.2
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• 2010

Printed electronics using printing process has broadened in all respects such as electrics (lighting, batteries, solar cells etc) as well as electronics (OLED, LCD, E-paper, transistor etc). Copper is considered to be a promising alternative to silver for printed electronics, due to very high conductivity at a low price. However, Copper is easily oxidized, and its oxide is non-conductive. This is the highest hurdle for making copper inks, since the heat and humidity that occurs during ink making and printing simply accelerates the oxidation process. A variety of chemical treatments including organic capping agents and metallic coating have been used to slow this oxidation. We have established synthetic conditions of copper nanoparticles (CuNPs) which are resistant to oxidation and average diameter of 20 to 50nm. Specific resistivity should be less than $4\;{\mu}{\Omega}{\cdot}cm$ when sintered at lower temperature than $250^{\circ}C$ to be able to apply to conductive patterns of FPCBs using ink-jet printing. Through this study, the parameters to control average diameter of CuNPs were found to be the introduction of additive agent, the feeding rate of reducing agent, and reaction temperature. The CuNPs with various average diameters (58, 40, 26, 20nm) could be synthesized by controlling these parameters. The dispersed solution of CuNPs with an average size of 20 nm was made with nonpolar solvent containing 3 wt% of binder, and then coated onto glass substrate. After sintering the coated substrates at $250^{\circ}C$ for 30 minutes in nitrogen atmosphere, metallic copper film resulted in a specific resistivity of $4.2\;{\mu}{\Omega}{\cdot}cm$.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 춘계학술대회
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• pp.757-759
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• 2013

수 년 전까지만 해도 Verilog나 VHDL과 같은 하드웨어 기술언어 (HDL)를 사용한 레지스터 전송수준의 설계 기법은 기존의 회로도에 의존했던 방법에 비해 최첨단의 기술로 인식되었고 현재까지도 디지털 회로를 설계하는 방법으로 가장 널리 사용되고 있다. 하지만 공정 기술의 발전으로 반도체 칩의 트랜지스터 집적도가 십억 개 단위를 훌쩍 넘어서는 시대가 열림에 따라, 레지스터 전송 수준에서 회로를 설계하는 것은 너무도 복잡한 일이 되어버려, 더 이상 시대의 요구에 부응하지 못하여 설계 패러다임이 상위수준에서 설계와 합성이 이루어지는 쪽으로 변화하여야 한다. 블루스펙 HDL은 현재까지 개발된 HDL 중 유일하게 시스템 레벨에서 회로를 설계하는 것을 가능하게 함과 동시에 합성이 가능한 코드를 생성해주는 언어이다. 본 고에서는, 아직 많이 알려지지는 않았지만, 진화한 설계 패러다임을 지향하는 블루스펙 HDL에 대해 소개하고 분석하도록 한다.

• 보존과학회지
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• 제27권3호
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• pp.251-260
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• 2011

이 연구에서는 석조문화유산의 손상유형별 표준범례를 제시하고, 손상지도 작성방법에 대한 공정시스템을 구축하였으며, 균열지수 개발과 표면 및 3차원 손상율 평가기법을 제시하였다. 손상유형별 표준범례는 균열, 박리, 박락, 탈락, 입상분해 및 공동으로 세분한 다음 상용 그래픽 프로그램으로 제작하였으며, 손상지도는 손상 영역에 대한 정확도와 신뢰도를 높이기 위해 3차원 디지털복원과 고해상도 사진맵핑 기술을 적용하였다. 또한 균열지수를 개발하여 대상 석조문화유산의 물리적 손상도에 대한 정량평가를 수행하였고, 가상복원 모델링을 통해 탈락부의 부피와 3차원 손상율을 산출하였다. 이를 통해 마곡사오층석탑의 손상도를 정량적으로 평가한 결과, 전체적으로 북측면이 구조상 균열(1.70), 미세균열(1.34), 박락(20.2%), 탈락(13.0%)의 손상점유율이 높게 나타났으며, 1층 옥개석의 3차원 손상율은 6.7%로 산출되었다.

• 대한기계학회논문집A
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• 제41권7호
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• pp.673-682
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• 2017

DIY(Do It Yourself) 중심의 창작 활동이 확산되면서 일반 사용자들이 손쉽게 아이디어를 구체화 할 수 있는 환경이 마련되고 있다. 3D 프린터를 비롯한 디지털 기술과 도구의 대중화가 급속도로 진행되고 있는 반면, CNC 조각기의 경우 전문 지식의 부족과 복잡한 사용 절차로 인해 사용이 원활하지 않다. 이에 본 연구에서는 3D 형상 모델 파일만 선택하면 자동으로 가공이 가능한 CNC 조각기의 시스템을 개발하였다. 피삭재와 공구의 크기 및 종류를 제한하고, 생산성의 배제를 통해 공정 계획 및 공구경로 생성, 피삭재 고정, 피삭재 좌표계 파악을 자동화하였다. 그 결과 비숙련자도 혼자 충분히 사용 가능한 CNC 조각기의 시스템이 개발되었다. 이를 통해 기존보다 넓은 범위에서 다양한 사용자들이 사용할 수 있는 CNC 조각기의 발전이 기대된다.