• 한국통신학회논문지
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• 제19권4호
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• pp.669-678
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• 1994

본 논문에서는 QAM 신호를 전송하는 디지털 통신 시스템에서 고출력 증폭기(HPA)의 비선형성을 보상하기 위한 메모리 있는 데이터 사전왜곡 방법을 제안한다. 메모리 없는 HPA의 비선형성을 줄이기 위해 구현된 종래의 데이터 사전왜곡 방법에 비해, 본 논문에서 제안된 방법은 신호 성상도의 비선형 왜곡(warping)을 줄여 줄 뿐만 아니라 메모리 있는 전송 펄스 형성 필터로 인해 일어나는 심볼의 군집(cluster)을 원래의 심볼로 보상한다. 본 논문에서는 사전왜곡단의 메모리 크기를 줄이기 위해 QAM 신호 성상도의 대칭성을 고려하여 modulo-4 연산을 이용한다.

• 융합신호처리학회 학술대회논문집
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• 한국신호처리시스템학회 2003년도 하계학술대회 논문집
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• pp.209-212
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• 2003

본 논문에서는 여러 개의 기저함수를 갖는 멀티웨이브렛 필터 뱅크의 구조를 분석한다. 멀티웨이브렛 기저함수로 이루어진 필터뱅크는 메트릭스 형태의 값을 갖는다. 멀티웨이브렛은 직교성, 대칭성, 그리고 짧은 구간응답을 동시적으로 제공 할 수 있어 기존의 단일 웨이브렛 보다 신호의 분석 및 압축 처리 측면에서 우수한 성능을 얻을 수 있다. 또한 멀티웨이브렛은 스칼라 웨이브렛과 다르게 필터뱅크의 입력 열을 두개 또는 그 이상을 가질 수 있다. 본 논문은 이러한 멀티웨이브렛 필터뱅크의 입력 열을 얻는 방법과 실제적인 데이터가 어떻게 적용되는지를 보인다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 추계학술대회
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• pp.578-580
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• 2017

IoT 기술의 발전으로 IoT 기기들 사이의 통신에 보안이 중요해지고 있으며, 다양한 보안 알고리즘을 사용하고 있다. 많은 대칭 키 알고리즘 중에 AES (Advanced Encryption Standard) 알고리즘은 높은 보안성으로 지금까지 사용하고 있다. 본 논문에서는 효율적인 AES 알고리즘의 하드웨어 구조를 제안한다. 제안하는 하드웨어 구조는 암호화 모듈과 키 생성 모듈에 4단 파이프라인 구조를 적용하여, 높은 처리량과 낮은 지연시간을 가진다. 총 512비트의 일반 텍스트를 46 사이클에 처리가 가능하다. 제안하는 하드웨어 디자인은 65nm 공정에서 1.18GHz의 최대 주파수와 13Gbps의 처리량을 가지며, 180nm 공정에서 800MHz의 최대 주파수와 8.9Gbps의 처리량을 가진다.

• 융합보안논문지
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• 제21권4호
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• pp.15-22
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• 2021

군의 음성 통신망에서 음성 통신 내용의 보안은 필수적일 것이다. 군 통신망의 음성 데이터 보안에 대해 제안된 연구는 없으나 통신 시에 음성 데이터의 보안은 필수적으로 요구될 것이다. 본 논문은 군내 통신망에서 음성 통화 시 보안을 제공하기 위한 디지털 음성 데이터의 암호화/복호화 기법에 관한 것이다. 또한 AES를 이용한 대칭키 알고리즘을 사용함으로써 비밀 키가 필요한 데 이 키를 음성 통화로 설정 전에 수신단으로 송신하는 기능을 가져 비밀 키 분배의 어려움을 해결하였다. 본 논문에서는 스트림 암호화 기법 중에서도 동기 상실 시에도 동기 복원이 비교적 용이한 동기식 스트림 암호화 방식을 적용한 디지털 음성 데이터의 보안 기법을 제안한다.

• 대한전자공학회논문지SD
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• 제42권12호
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• pp.53-60
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• 2005

본 논문에서는 저 전력 멀티미디어 응용을 위한 10b 100 MS/s $1.4\;mm^2$ CMOS A/D 변환기(ADC)를 제안한다. 제안하는 ADC는 해상도 및 속도 사양을 만족시키면서, 면적 및 전력 소모를 최소화하기 위해 기존의 다단 구조가 아닌 2단 파이프라인 구조를 사용하였다. 그리고 10 비트 해상도에서 1.2 Vp-p의 단일 및 차동 입력 신호 처리 대역폭을 넓히기 위해 입력 샘플-앤-홀드 증폭기에는 게이트-부트스트래핑 회로를 적용하며, 6 비트 해상도를 필요로 하는 두 번째 단의 flash ADC에는 오픈-루프 오프셋 샘플링 기법을 적용하였다. 또한 커패시터 등 소자 부정합에 의해 해상도에 크게 영향을 줄 수 있는 MDAC의 커패시터에는 3차원 완전 대칭 구조를 갖는 레이아웃 기법을 제안하였다. 기준 전류/전압 발생기는 온-칩으로 집적하여 잡음 에너지를 줄였으며, 필요시 선택적으로 다른 크기의 기준 전압을 외부에서 인가하도록 설계하였다. 제안하는 10b 시제품 ADC는 0.18 um CMOS 공정으로 제작되었고, 측정된 DNL 및 INL은 각각 0.59 LSB, 0.77 LSB 수준을 보여준다. 또한 100 MS/s의 샘플링 속도에서 SNDR 및 SFDR이 각각 54 dB, 62 dB 수준을 보였으며, 전력 소모는 56 mW이다.

• 한국전자파학회논문지
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• 제28권5호
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• pp.366-372
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• 2017

본 논문에서 제시하는 내용은 수신단의 관문 역할을 담당하는 차동 저 잡음 증폭기를 구현 시, 필연적으로 설계가 필요한 발룬에 대한 분석 내용이다. 발룬은 안테나로부터 입력된 단일 신호를 차동 신호로 변환시켜줌으로써 차동 증폭기의 입력으로 사용될 수 있도록 하는 역할을 담당한다. 이 뿐만 아니라, 안테나를 통해서 들어오는 ESD(Electrostatic Discharge)로부터 회로를 보호하고, 입력 정합에 도움을 준다. 하지만, 일반적으로 사용되는 수동형 발룬의 경우, 두 금속선 사이에 형성되는 전자기적 결합을 통해 교류 신호를 전달하는 방식이므로 이득없이 손실을 가지게 될 뿐 아니라 결론적으로 수신단 전체 잡음 지수 저하에 가장 큰 영향을 미치게 된다. 그러므로, 저 잡음 증폭기에서 발룬의 설계는 매우 중요하며, 선로의 폭, 선로 간격, 권선수, 반경, 그리고 레이아웃의 대칭 구조 등을 고려하여 높은 양호도(quality factor)와 차동 신호의 역위상을 만들어내야만 한다. 본문에서 발룬의 양호도를 높이기 위해 고려해야할 요소들을 정리하고, 설계 요소변경에 따른 발룬의 저항, 인덕턴스, 그리고 캐패시턴스의 변화 경향성을 분석하였다. 분석 결과를 바탕으로 입력 발룬을 설계함으로써 이득 24 dB, 잡음 지수 2.51 dB의 저잡음, 고 이득 차동 증폭기 설계가 가능함을 증명하였다.

• 전자공학회논문지
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• 제49권12호
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• pp.209-218
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• 2012

최근 무어의 법칙을 연장시킬 시스템 집적 기술로서 Field Programmable Stateful Logic Array (FPSLA)가 제안되었다. 본 논문은 FPSLA의 설계 자동화 절차를 확립하고 논리 합성, 동기화, 물리적 매핑, 자동 배치 등의 접근 방법을 최초로 제시한다. 특히, 동기화를 통해 배치를 1차원 문제로 축소한 후 비선형 최적화 기법을 개량한 개략 배치 모델 및 하향식 계층적 2분법을 이용한 배치 적법화 알고리즘을 제안하였다. 또한, 제안된 모델 및 알고리즘을 소프트웨어로 구현하여 ACM/SIGDA 벤치 마크 예제에 적용함으로써 그 유효성을 입증하였다. 이 소프트웨어에는 Fanout 수만큼 출력 상태를 같은 단의 멤리스터성 스위치에 복사해야 하는 FPSLA의 특성을 고려하여 최적화 단계 별로 넷을 하이퍼에지로 통합했다가 다시 에지로 분리하는 기법이 제안되었으며 약 18.4%의 추가적 최적화를 이룩했다. FPSLA의 출력 상태 복사는 논리 단 일부에 셀 밀도가 집중되는 문제를 노출했으며 단위 논리 게이트의 Fanin을 제한하는 기법으로 18.5% 감소 효과를 얻었다. FPSLA의 실용성 확보를 위해서는 우선 논리 합성 시 Fanin의 수가 일부 단에 집중되지 않도록 제약하는 방안을 개발하여야 한다. 또한, FPSLA 패브릭 구조를 이식하기 위해 대칭성이 감소된 나노와이어 크로스바가 형성하는 복잡한 그래프 상에서 수행되어야 하는 자동 배선의 효율성 연구도 필요하다. 이러한 툴 개발은 설계 자동화 자체뿐만 아니라 FPSLA의 패브릭 구조 개선에 필요한 실험에 유용한 평가 도구로서도 큰 역할을 할 것이다.

• 한국전자파학회논문지
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• 제24권4호
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• pp.366-373
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• 2013

본 논문은 단일 곡률 곡면형 구조에서 위상 반사체를 이용하여 정면에서 대칭의 구조를 통한 위상 상쇄 간섭으로 반사를 최소화시키고, 주엽을 여러 방향으로 분리시켜 반사 크기를 낮추어 RCS를 감소시키는 방법을 제안한다. 제안된 다중 주엽 반사체는 대조군인 동일 크기와 곡률을 갖는 PEC에 비해 정면과 주엽의 반사 크기가 감소되어 mono-static 레이더 환경과 bi-static 레이더 환경 모두에서 RCS 감소 효과를 갖는다. 제안된 반사체는 단일 주엽 반사체, 이중 주엽 반사체의 중간 과정을 거쳐 다중 주엽 반사체로 설계되었고, 반사체를 구성하는 각 열의 조향각을 달리하는 위상분포를 통해서 빔의 분산을 유도하였으며, 이는 모의실험과 측정을 통하여 검증되었다. 반사체는 중심 주파수 10 GHz에서 $240{\times}180mm^2$($8{\times}6\;{\lambda}^2$)의 크기와 곡률 k=3.3으로 제작되었으며, 측정결과 동일한 크기와 곡률을 갖는 PEC와 비교해 최대 17 dB의 RCS 감소 특성을 보였다.

• 한국과학교육학회지
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• 제32권4호
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• pp.671-685
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• 2012

이 연구에서는 이해와 검토 단계를 강조한 비유 실험 설계 전략을 개발 적용하였다. 중학교 1학년 과학영재로 구성된 4개의 소집단을 대상으로 전략을 활용한 수업에서 나타나는 실험 설계 과정의 유형을 분류하고 과학영재들 사이의 언어적 상호작용을 개별 진술 및 상호작용 단위 수준에서 분석하였다. 연구 결과, 3개의 소집단이 확장이동형(RM), 1개의 소집단이 후진-확산이동형(BDM)에 해당하였다. 과학영재들 사이의 언어적 상호작용은 전체적으로 개별 진술 및 상호작용 단위 수준에서 과제관련 진술의 빈도가 높았으며 특히, 의견제시 진술과 대칭적 정교화 상호작용의 빈도가 가장 높았다. 전략의 단계별 분석 결과, 이해 단계에서는 설명하기와 질문하기, 누적형 상호작용이 많았으며, 설계 단계에서는 의견제시와 누적형, 논쟁형 상호작용이 많았고, 검토 단계에서는 의견제시와 의견받기, 논쟁형 상호작용이 많았다. 유형별 차이를 분석한 결과, 전략의 모든 단계에서 유형간 상호작용 단위 수준에 질적인 차이가 있었으며, 개별 진술의 경우 설계 및 검토 단계에서 차이가 있는 것으로 나타났다. 이에 대한 교육적 함의를 논의하였다.

• 대한전자공학회논문지SD
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• 제45권3호
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• pp.60-68
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• 2008

본 논문에서는 10비트 해상도를 가지면서 0.5V부터 1.2V까지의 전원 전압에서 10MS/s 이상 100MS/s 까지 재구성이 가능한 저전력 2단 파이프라인 ADC를 제안한다. 제안하는 ADC는 0.5V의 전원 전압 조건에서도 10비트 해상도를 얻기 위해 입력단 SHA 회로에는 낮은 문턱 전압을 가지는 소자를 사용한 게이트-부트스트래핑 기법 기반의 샘플링 스위치를 사용하였으며, SHA 회로와 MDAC 회로에 사용된 증폭기에도 넓은 대역폭을 얻기 위해 입력단에는 낮은 문턱 전압을 가지는 소자를 사용하였다. 또한 온-칩으로 집적된 조정 가능한 기준 전류 발생기는 10비트의 해상도를 가지고, 넓은 영역의 전원 전압에서 동작할 수 있도록 증폭기의 정적 및 동적 성능을 최적화시킨다. MDAC 회로에는 커패시터 열의 소자 부정합에 의한 영향을 최소화하기 위해서 인접신호에 덜 민감한 전 방향 대칭 구조의 레이아웃 기법을 제안하였다. 한편, flash ADC 회로 블록에는 비교기에서 소모되는 전력을 최소화하기 위해 스위치 기반의 바이어스 전력 최소화 기법을 적용하였다. 시제품 ADC는 0.13um CMOS 공정으로 제작되었으며, 측정된 최대 DNL 및 INL은 각각 0.35LSB 및 0.49LSB 수준을 보인다. 또한, 0.8V의 전원 전압 60MS/s의 동작 속도에서 최대 SNDR 및 SFDR이 각각 56.0dB, 69.6dB이고, 19.2mW의 전력을 소모하며, ADC의 칩 면적은 $0.98mm^2$이다.