• 대한전자공학회논문지SD
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• 제46권11호
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• pp.77-83
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• 2009

본 논문에서는 $0.18{\mu}m$ CMOS 공정을 이용하여 다양한 무선통신 시스템 표준을 포함하는 Selective 피드백 저잡음 증폭기(SF-LNA)를 설계하였다. 노치필터를 이용하여 불필요한 주파수 대역은 저지시키고 원하는 주파수 대역만 통과시키는 주파수 응답을 얻었고, 측정 결과 820~960MHz와 1.57~2.5GHz 주파수 대역에서 각각 13dB 및 11.5dB의 전력이득과 -10dB 이하의 입력 및 출력 임피던스 매칭을 얻었다. 제작한 칩은 1.8V의 단일 전원전압으로부터 15mW의 낮은 전력소모를 가지며, $1.17\times1.0mm^2$의 칩 사이즈를 갖는다.

• 전자공학회논문지 IE
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• 제46권1호
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• pp.16-22
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• 2009

펄스형 신경세포를 구현하기 위하여 호지킨-헉슬리 모델을 참조하여 $0.5{\mu}m$ CMOS 공정을 이용한 집적회로를 설계하고 칩 제작하였다. 펄스형 단위 신경세포는 취합기능을 갖는 입력단과 임계값이상에서 신호발생을 일으키는 펄스생성회로로 구성된다. 입력단을 입력전류신호를 취합하는 범프회로, 펄스생성회로는 몇 개의 트랜스콘덕터와 커패시터 전하공급기능을 갖는 부성저항회로로 이루어진다 SPICE 모의실험결과 임계신호전류 70 nA이상에서 펄스생성이 일어남을 확인하였고, 제작된 칩을 5V 조건하에서 측정하여 모의실험결과와 비교분석하였다.

• 대한전자공학회논문지SD
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• 제45권6호
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• pp.119-124
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• 2008

트랜스임피던스 증폭기는 전체 광 수신기의 성능을 결정하는 가장 핵심적인 블록으로써 높은 트랜스임피던스 이득과 기가 비트급의 넓은 대역폭을 요구한다. 본 논문에서는 아날로그 어댑티브 이퀄라이저를 이용하여 트랜스임피던스 증폭기의 대역폭을 보상하고, 리미팅 증폭기를 이용하여 전체 트랜스임피던스 이득을 증가 시키는 단일 칩 광 수신기의 아날로그 회로를 제안한다. $0.13{\mu}m$ CMOS 공정을 이용하여 설계한 광 수신기는 포스트 레이아웃 시뮬레이션 결과, $120dB{\Omgea}$의 트랜스임피던스 이득과 5.88GHz의 대역폭을 갖는다. 수동 인덕터 소자를 사용하는 대신 네거티브 임피던스 컨버터 회로를 적용함으로써 $0.088mm^2$의 매우 작은 칩 사이즈를 갖는다.

• 문화기술의 융합
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• 제6권3호
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• pp.427-430
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• 2020

IoT 분야와 의료 측정기기 분야에서 여러 개의 아날로그 입력 신호를 동시에 디지털 신호로 변환하는 기술 요구가 늘어나고 있다. 기존 단일 또는 2개의 체널 방식을 이용하여 여러 개의 아날로그 신호를 처리하는 방식에서는 하드웨어 크기와 전력소모 면에서 응용 제한을 받게 된다. 본 논문에서는 여러 개의 아날로그 입력을 동시에 받아서, 각각에 대한 24비트 디지털 신호를 출력하는 다채널 24비트 ADC 용 콤필터 설계 및 구현을 기술하였다. 제안된 콤필터의 기능은 매트랩 시뮬레이션과 FPGA 테스트 보드로 검증하였다. SK 하이닉스 0,35㎛ CMOS 표준 공정을 이용하여 칩으로 제작하였다. 미분기/적분기 사용 또는 FIR 구조의 기존 방식과 성능, 칩 면적을 비교하였다. 제안된 콤필터는 6개 이상의 다채널 아날로그 입력, 저 전력 소모, 작은 하드웨어 크기를 요구하는 IoT 제품과 의료 측정기기 활용이 예상된다.

• 한국정보통신학회논문지
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• 제9권6호
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• pp.1195-1201
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• 2005

본 논문에서는 무선통신 시스템 적용을 위한 G.729 음성부호화기와 길쌈부호화기(R=1/2, K=9) 비터비 복호기를 하나의 고정 소수점 DSP칩을 이용하여 실시간 구현하였다. 프로그램 구현은 고정 소수점 C 프로그램을 연산결과의 기준으로 활용하였으며, 복잡도의 최적화를 위하여 어셈블 언어로 설계하였다. 최적화 과정을 통하여 구현한 결과는 연산량 측면에서 음성부호화기 24MIPS, 채널부호화기 9MIPS, 프로그램 크기 측면에서 음성 24K words, 채널 4K words가 소요되었으며, 연산의 검증은 테스트 벡터를 이용하여 Bit exact 방법에 의하여 검증하였다. 본 논문의 결과는 기존의 음성/채널 부호화기의 개별적인 칩을 이용한 구현 방법에 비하여 구현의 용이성 및 구현 비용 측면에서 성능 개선이 가능할 것으로 판단된다.

• 대한전자공학회논문지SD
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• 제39권8호
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• pp.34-41
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• 2002

본 논문에서는 가상 캐리 예측 덧셈기(pseudo carry look-ahead adder)를 사용하여 분할형 워드 기반 RSA의 구현에 관한 방법을 제안하고 검증하였다. 효율적인 모듈라 곱셈기의 설계를 위해 병렬 2단CSA(carry-save adder) 구조를 사용하였으며 마지막 덧셈의 고속 처리를 위하여 캐리 발생과 지연시간이 짧은 가상 캐리 예측 덧셈기를 적용하였다. 제안한 모듈라 곱셈기는 분할형 워드를 기반으로하여 다음 모듈라 연산을 위해 매 클럭마다 쉬프트와 정렬 연산이 필요없기 때문에 하드웨어를 줄일 수 있으며 고속 모듈라 곱셈 연산을 가능하게한다. 제안한 연산 구조를 PCI 인터페이스를 갖는 FPGA로 기능을 검증한 후 0.5㎛ 삼성 gate array 공정을 사용해서 256 워드 모듈라 곱셈기를 기반으로 한 1024-bit RSA 암호프로세서를 단일 칩으로 구현하였다.

• 전기전자학회논문지
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• 제9권1호
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• pp.65-71
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• 2005

실세계에서 발생하는 물리적인 신호는 센서를 통하여 전기적 신호로 바뀌어 전자회로에 입력된다. 입력된 전기적 신호는 아날로그 형태인데 디지털 신호처리를 위해서 아날로그-디지털 변환기 (ADC Analog-Digital Converter)를 사용하여 디지털 신호로 변환시켜야 한다. 실리콘 마이크로 센서와 결합되어 사용되는 신호처리 회로 및 ADC는 단일칩에 구현되기 용이하도록 저전력 및 소면적으로 설계되어야 한다. 본 논문에서는 실리콘 마이크로센서와 단일칩에 구현하기 적합하도록 실리콘 사용 면적을 대폭 줄인 전하재분배 방식의 ADC를 설계하였다. 설계된 방식은 4 비트 변환을 두 차례 수행하여 8 비트 변환을 하는 방식으로 기존 방식에 비해 커패시터 어레이의 면적을 1/16로 줄였다. 연적을 줄인 대신 변환에 사용된 클럭의 수는 2배 정도 증가되었으나 압력센서의 신호는 고속 변환이 요구되지 않으므로 압력센서에 적합하다고 할 수 있다.

• 대한전자공학회논문지SD
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• 제45권3호
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• pp.44-53
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• 2008

본 논문에서는 휴대용 오디고 제품의 헤드폰 구동을 위한 델타-시그마 변조기법 기반의 D급 증폭기를 제안한다. 제안된 D급 증폭기는 고성능 단일 비트 4차 델타-시그마 변조기를 이용하여 펄스폭 변조 신호를 발생시킨다. 높은 신호 대 잡음비를 얻는 것과 동시에 시스템의 안정성 확보를 위하여 시뮬레이션을 통해 변조기 루프필터의 폴과 제로를 최적화하였다. 테스트 칩은 $0.18{\mu}m$ CMOS 공정으로 제작되었다. 칩 면적은 $1.6mm^2$ 이며, 20Hz 부터 20kHz까지의 신호대역을 대상으로 동작한다. 3V 전원전압과 32옴의 로드를 사용하여 측정된 출력은 0.03% 이하의 전고조파 왜율을 갖는다.

• 한국정보통신학회논문지
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• 제21권2호
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• pp.339-344
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• 2017

본 논문에서는 Early-late detector, Duty-rate modulator, 그리고 LSI(Lock Status Indicator)를 사용하여 작은 크기와 빠른 위상고정 시간을 갖는 위상고정루프를 제안하였다. 제안된 위상고정루프는 작은 용량을 가진 하나의 커패시터를 사용하게 됨으로써 칩의 크기를 결정하는 루프필터의 크기가 작아지게 되어 크기를 최소화 하였다. 기존의 전하펌프와 달리 2개의 전하펌프를 사용하여 하나의 커패시터를 사용하더라도 2차 루프필터를 사용 한 것과 같은 전압파형을 만들어 줌으로써 위상을 고정시킬 수 있다. 2개의 전하펌프는 UP, DN신호 위상의 빠르기를 감지해주는 Early-late detector와 일정한 비율의 파형을 만들어주는 Duty-rate modulator에 의해 제어된다. LSI회로를 사용함으로써 빠른 위상고정시간을 얻을 수 있다. 제안된 위상고정루프는 1.8V $0.18{\mu}m$ CMOS 공정을 사용하여 설계하였고, Hspice 시뮬레이션을 통해 회로의 동작을 검증하였다.

• 한국통신학회논문지
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• 제21권4호
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• pp.1068-1076
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• 1996

저전압 아날로그 전류모드 능동필터의 기본블럭으로 응용될 수 있는 새로운 구조를 갖는 연속시간 전류모드 적분기를 제안한다. 제안된 전류모드 적분기를 Zele등이 설계한 기존 전류모드 적분기와 비교하여, 단위이득 주파수, 부하구동능력 및 소비전력이 개선될 수 있음을 소신호 해석 및 시뮬레이션을 통하여 입증하였다. 제안된 전류 모드 적분기를 이용하여 전류모드 3차 저역 능동필터를 설계하고, 설계된 능동필터를 ORBIT사의 $1.2{\mu}{\textrm{m}}$ double-poly double-metal CMOS n-well 공정을 이용하여 칩으로 제작하였다. 제작된 전류모드 능동필터의 측정결과, 단일 3.3V의 공급전압을 인가시 44.5MHz의 -3dB 차단주파수와 3.3mW의 소비전력 특성을 나타내었으며, 필터의 전체 칩면적은 $0.12mm^2$ 였다.