• 한국통신학회논문지
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• 제31권6A호
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• pp.634-639
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• 2006

본 논문에서는 게이트 길이 $0.5{\mu}m$의 GaAs PHEMT를 이용하여 5 GHz 대역 무선랜에 사용 가능한 MMIC 2단 전력증폭기를 설계 제작하였다. PHEMT 게이트 폭을 MMIC 전력증폭기에 요구되는 선형성과 PAE(전력부가효율)을 동시에 충족시키기 위하여 최적화하였다. 입력 P1dB로부터 3dB back-off전력에서 25dBc이상의 IMD와 공급전압 3.3V에서 22dBm 이상의 출력을 얻기 위하여 $0.5{\mu}m\times600{\mu}m$크기의 구동단 PHEMT와 $0.5{\mu}m\times3000{\mu}m$ 크기의 증폭단 PHEMT를 사용하였다. 2단 MMIC 전력증폭기는 광대역 특성으로 HIPERLAN/2와 IEE802.11a에서 사용할 수 있도록 설계하였다. 제작된 PHEMT MMIC 전력증폭기는 3.3V에서 동작할 때 최대 20.1dB의 선형 이득과 22dBm의 최대 출력전력, 24%의 PAE을 보여주며, 입력과 출력 정합회로를 온 칩으로 설계한 전력증폭기의 칩 크기는 $1400\times1200{\mu}m^2$이다.

• 전자공학회논문지
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• 제54권5호
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• pp.24-32
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• 2017

본 논문에서는 생체 신호 처리를 위한 12비트 이상의 고 해상도를 갖는 저 전력 CMOS 4차 델타-시그마 변조기를 설계하였다. 제안하는 4차 델타-시그마 변조기는 시간 분할 기법을 이용하여 회로를 시간에 따라 재구성해 4개의 연산증폭기가 필요한 회로를 1개의 연산증폭기만으로 구동 시켰다. 이를 통하여 일반적인 구조보다 전력소모를 75% 감소시킬 수 있다. 또한 kT/C 잡음과 칩 면적을 고려하여 변조기의 입력단과 출력 단의 커패시터들을 안정적으로 구동하기 위하여 적분기내 가변되는 증폭기를 설계하였다. 첫 번째와 두 번째 클럭 위상에서는 2단 연산 증폭기가 동작하고, 세 번째와 네 번째 위상에서는 1단 연산 증폭기가 동작한다. 이로 인하여 두 가지 위상 조건에서 연산증폭기의 위상여유가 60~90도 이내에 존재하게 하므로서 변조기의 안정성을 크게 향상시켰다. 제안한 변조기는 $0.18{\mu}m$ CMOS N-well 1 poly 6 metal 공정을 이용하여 제작되었으며, 1.8V의 공급전압에서 $354{\mu}W$의 전력소모가 측정되었다. 256kHz의 동작주파수, 128배의 오버샘플링 비율 조건에서 250Hz의 입력 신호를 인가하였을 때, 최대 SNDR은 72.8dB, ENOB은 11.8 비트로 측정되었다. 또한 종합 성능 평가지수인 FOM(Walden)은 49.6pJ/step, FOM(Schreier)는 154.5dB로 측정되었다.

• 전자공학회논문지
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• 제54권1호
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• pp.33-38
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• 2017

본 논문에서는 채널 당 3.125-Gb/s 동작 속도를 갖는 4-채널 공통-캐소드 VCSEL 다이오드 드라이버 어레이 칩을 구현하였다. 스위칭 동작하는 메인 드라이버의 동작속도 향상을 위해, 액티브 인덕터를 사용한 전치증폭단과 이퀄라이저 기능을 탑재한 입력버퍼단으로 구성하였다. 특히 개선된 입력버퍼단의 경우, 주파수 영역의 피킹으로 대역폭 증대뿐 아니라 비교적 적은 전류로 동작하도록 설계하였다. 본 논문에서 사용한 VCSEL 다이오드는 2.2 V 순방향 전압과 $50{\Omega}$ 기생저항 및 850 fF 기생 캐패시턴스를 갖는다. 또한, 3.0 mA 변조전류 및 3.3 mA 바이어스 전류로 동작하므로, 두 개의 독립적인 전류소스로 구동 가능한 current steering 기반의 메인 드라이버를 설계하였다. 제안한 4-채널 광 송신기 어레이 칩은 $0.11-{\mu}m$ CMOS 공정을 이용하여 제작하였다. 칩 코어의 면적은 $0.15{\times}0.18{\mu}m^2$ 이며, 채널 당 22.3 mW 전력소모를 갖는다.

• 한국산학기술학회논문지
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• 제10권8호
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• pp.1817-1823
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• 2009

본 논문에서는 출력전력이 협대역 정합에서 최대 23dBm 정도인 중간전력급 증폭소자를 이용하여 광대역 이득을 갖는 직렬 분포형 증폭기 설계에 대하여 기술한다. 일반적으로 병렬 분포형 증폭기는 1단 증폭기처럼 이득이 낮고, 직렬 분포형 증폭기는 이득이 높은 반면에 출력전력의 크기가 10dBm 이내인 소신호 증폭기였던데 비하여, 본 논문에서는 광대역에서 출력 전력이 20dBm급인 직렬 분포형 증폭기에 대하여 기술한다. 실제로 제작한 증폭기는 $300MHz{\sim}2GHz$에서 $18.15{\pm}0.75dB$의 평탄한 이득과 $19{\sim}20dBm$의 출력전력 특성을 보이는 것으로 측정되어, 광대역에서 구동증폭기로 사용할 수 있음을 보여준다.

• 전자공학회논문지
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• 제49권10호
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• pp.43-46
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• 2012

본 논문에서는 구동 증폭기와 Class-E 전력증폭기를 결합하여 높은 효율의 고이득 이단 전력증폭기를 구현하였다. 고효율 이단 Class-E 전력증폭기의 입력 단에 적응형 바이어스 조절 회로를 적용하여 낮은 입력 전력의 전력효율을 개선하였다. 최대출력인 40 dBm에서 고정 바이어스 전력증폭기와 적응형 바이어스 증폭기 둘 다 약 76 %의 효율을 갖는다. 하지만 적응형 바이어스 조절 회로가 적용된 전력증폭기의 입력전력 6dBm 인가했을 때 효율은 약 70 %이고 고정된 바이어스 입력시에 효율은 약 50 %이다. 바이어스 조절을 통해 낮은 입력에서 높은 효율을 갖는 회로를 설계하였다.

• 한국전자파학회논문지
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• 제11권1호
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• pp.84-92
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• 2000

2.4 GHz 대역 WLL 단말기용 GaAs MESFET MMIC 송신기를 설계하고 제작하였다. 설계된 송신기는 이중 평형 능동형 혼합기와 전압 부궤환 구조를 갖는 2단 구동증폭기로 구성하였다. 특히, 한 쌍의 소스 접지-게이트 접지(Common-Source. Common -Gate: CSCG) 구조를 사용하여 IF 입력 선호의 비대칭성으로 인한 동작영역 감소를 보상하였다. 또한 MESFET의 단자간 위상 특성을 이용하여 국부 발진기(La) 신호의 누설 전력을 억제 하였다. 제작된 칩의 크기는 $0.75\times1.75 mm^2$이었고 측정 결과 2.7 V. 55.2 mA에서 386 dB의 변환이득. 11.6 dBm 의 출력$P_{idB}$ 구동증폭기의 RF 출력 -5dBm에서 - 31.5 dBc의 IMD3의 특성을 얻었다. 따라서 제작된 송신기는 WLL 단말기에 적용 가능하다.

• 대한전자공학회논문지SD
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• 제37권6호
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• pp.85-96
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• 2000

Fully Differential 연산 증폭기 회로는 SCF(Switched Capacitor Filter), D/A 컴버터, A/D 컨버터, 통신 회로 등의 VLSI 설계시 외부 부하 구동에 필수적이다. 기존의 CMOS 연산 증폭기 회로는 CMOS 기술에 따른 여러 가지 단점을 갖는데 우선 큰 부하 용량에 대한 구동 능력이 양호하지 못하고, 집적도의 증가에 따른 전원 전압의 감소로 인해 입출력 전압의 동작 특성이 저하되어 전체 회로의 동특성 법위가 감소된다. 이러한 단잠들을 개선하기 위하여 출력부의 출력 스윙을 늘릴 수 있는 차동 출력 구조를 사용한 회로가 Fully Differential 연산 증폭기 회로이며, 단일 출력 구조의 연산 증폭기 보다 스윙 폭이 향상된다. Fully Differential 연산 증폭기의 구성에서 전류 미러가 그 성능을 결정하며, 따라서 큰 출력 스윙과 안정된 회로 동작을 위해서는 출력 저항이 크고, 기준 전류와의 정합이 잘 되는 전류 미러의 설계가 중요하다. 본 논문에서는 큰 출력 저항과 기준 전류와의 정합 특성이 우수한 새로운 전류 미러를 제시하였다. 출력 스윙을 키우고 전력 소모를 줄이기 위해 새로운 전류 미러를 사용하여 2단 증폭 형태의 Fully Differential 연산 증폭기를 설계하였으며, 설계한 증폭기는 레이아웃으로 구현하여 시뮬레이션 프로그램(SPICE3f)을 통하여 성능을 검증하였다.

• 대한전자공학회논문지TC
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• 제49권2호
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• pp.72-75
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• 2012

본 논문에서는 무선전력전송을 위한 고효율 DC-AC 변환 회로를 구현하였다. DC-AC 변환 회로는 발진기와 전력증폭기를 결합시켜 구현하였다. 전력증폭기의 전력 효율은 무선전력전송 송신 시스템의 효율에 크게 영향을 주기 때문에 Class-E 증폭구조를 이용하여 고효율 전력증폭기를 구현하였다. 또한, 전력증폭기의 입력 단에 연결되는 발진기의 출력 전력이 작기 때문에 높은 출력의 DC-AC 변환 회로를 구현하기 위하여 구동 증폭기를 이용한 고이득 이단 전력증폭기를 구현하였다. 고이득 고효율 이단 Class-E 전력증폭기의 입력 단에 발진기를 연결하여 고효율 DC-AC 변환 회로를 구현하였다. 13.56MHz의 2차, 3차 고조파 성분을 억제하기 위해 이중대역 저지 필터를 설계하여 결합하였다. DC-AC 변환 회로의 출력 전력과 변환 효율은 13.56 MHz에서 40 dBm과 80.2 %이다.

• 센서학회지
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• 제5권6호
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• pp.25-34
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• 1996

본 논문에서는 압저항형 압력센서를 위한 신호처리회로를 설계하였다. 신호처리회로는 압저항형 압력센서를 구동하기 위한 기준전압 회로와 미소한 센서 신호의 증폭을 위한 인스트루먼트 증폭기로 구성이 되어있다. 신호처리회로는 단일 폴리 이중 메탈(single poly double metal) $1.5\;{\mu}m$ BiCMOS 공정 파라미터를 이용하여 HSPICE로 시뮬레이션 하였다. 시뮬레이션 결과, 밴드갭 기준전압회로의 온도 계수는 $0\;{\sim}\;70^{\circ}C$의 범위에서 $21\;ppm/^{\circ}C$였고 PSRR은 80 dB였다. BiCMOS 증폭기의 이득, 옵셋, CMRR, CMR, PSRR, 특성은 CMOS나 바이폴라보다 우수하였고 전력소비 및 잡음전압 특성은 CMOS가 우수하였다. 설계한 신호처리 회로는 옵셋이 적고 입력 임피던스가 높으며 CMRR 특성이 우수하기 때문에 센서 및 계측용 신호처리회로로서 사용하기에 적합하다.

• 비파괴검사학회지
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• 제25권1호
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• pp.15-19
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• 2005

일반적인 와전류 검사는 단일 주파수 또는 매우 협소한 주파수 대역을 가지는 정현적 신호 사용하며, 알루미늄과 같은 도체에서 피로 균열 같은 결함을 검출하는데 사용되고 있다. 이에 반하여 펄스 와전류는 아주 넓은 주파수 대역폭을 가지는 펄스 신호를 사용한다. 이것은 여러 주파수를 동시에 사용하는 다중 주파수 와전류 검사를 한번에 수행할 수 있도록 하며, 일상적인 와전류 검사에 비하여 침투 깊이를 더 깊게 할 수 있다는 장점이 있다. 본 연구에서는 부식 또는 침식 등에 의한 금속 손실을 평가하기 위한 펄스 와전류 장치를 개발하였다. 개발된 장비는 최대 40 V의 구형 펄스를 발생시키는 펄스 발생기, 수신된 신호를 52 dB까지 증폭하는 증폭기, 16 bit 20MHz의 A/D 변환기, 윈도우 프로그램으로 운영되는 산업용 개인 컴퓨터로 구성하였다. 펄스 와전류 탐촉자는 구동 코일 안에 검출 코일을 삽입한 pancake 형태로 설계 제작하였다. 검출 코일의 출력 신호는 구동 코일에 전압을 끊을 때 갑자기 증가하고 신호의 후반부는 시간에 따라 지수적으로 감소하였으며, 감쇠율을 나타내는 지수 값은 알루미늄 두께가 두꺼울수록 증가하였다.