• 대한전자공학회논문지SD
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• 제37권12호
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• pp.50-59
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• 2000

본 논문에서는 고집적 SRAM의 다양한 고장을 검출하기 위하여 동적 전원 공급 전류를 관찰하는 방법을 이용하였다. 다양한 고장을 가정하여 고장이 없는 경우와 고장이 발생한 경우 transition write시의 Iddt 펄스의 크기가 크게 다른 것을 이용하여 쓰기 동작만으로 구성된 메모리 테스트 알고리듬을 개발하였다. 새로운 알고리듬은 기존의 March B 알고리듬에 비해서 7/17의 짧은 길이를 가지고도 더 많은 잠재적인 고장을 검출할 수 있다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2000년도 하계학술대회 논문집 D
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• pp.2942-2945
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• 2000

본 논문은 필드버스 인터페이스를 위한 이중구조의 결함내성형 마이크로콘트롤러 구조를 제시하고, 테스트 환경을 구축하여 고장허용 기능을 검증한다. 이중구조의 결함내성형 마이트로 콘트롤러는 두 개의 프로세서 모듈의 출력을 비교하여 고장을 발견하고, 고장을 발견한 경우 버스 출력을 차단함으로써 전체 시스템의 오동작을 방지한다. 일단 고장을 발견하면 자체 진단을 통해 고장 상태를 판다하여, 영구적인 고장일 경우 정지하고 일시적인 고장일 경우에는 재시작을 통해 정상동작으로 복귀함으로써, 고장정지 및 일시적인 고장으로부터의 회복기능을 제공한다. 이중구조의 결함내성형 마이크로 콘트롤러에 필드버스 인터페이스 기능을 추가하여 자체적인 응용 노드로서의 기능을 수행할 수 있도록 한다. 그리고 이러한 노드를 MC68360프로세서를 이용하여 구현하고, 인위적인 고장주입을 통하여 그 기능을 검증한다.

• 한국정보처리학회논문지
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• 제4권5호
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• pp.1371-1379
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• 1997

본 논문에서는 순차화로에서의 시험 불가능 고장을 찾는 새로운 알고리즘을 제시 하였다. 이 알고리즘에서는 초기화가 불가능한 플플롭을 먼저 찾으면서 이 과정에서 이 플립플롭의 초기화를 막는 고장, FPI를 찾고 이 고장의 전파 경로를 검색한다. 또한 이 알고리즘을 ISCA889 벤츠마크 회로를 대상으로 적용하여 시험 불가능한 FPI의 갯수를 제시하였다. 테스트 생성에 소요되는 시간의 대부분이 시험 불가능고장의 검출에 사용 되는 것을 고려할 때, 이 알고리즘을 테스트 생성기의 전처리 과정으로 사용하면, 테스트 생성기의 효율을 크게 높일 것으로 기대된다.

• 한국정보과학회논문지:시스템및이론
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• 제34권8호
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• pp.377-384
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• 2007

최근 VLSI 회로 직접도가 급속도로 증가함에 따라 하나의 시스템 칩에 고밀도와 고용량의 내장 메모리가 구현되고 있다. 고장난 메모리를 여분의 메모리로 재배치함으로써 메모리 수율 향상과 사용자에게 메모리를 투명하게 사용할 수 있도록 제공할 수 있다. 본 논문에서는 고장난 메모리 부분을 여분의 행과 열 메모리로 효율적인 재배치를 위해 재배치 알고리즘을 제안하고자 한다. 재배치 정보는 고장난 메모리를 매번 테스트해야만 얻을 수 있다. 매번 테스트를 통해 재배치 정보를 얻는 것은 시간적 문제가 발생한다. 이것을 막기 위해 한번 테스트해서 얻은 재배치 정보를 플래시 메모리에 저장해 해결할 수 있다. 본 논문에서는 플래시 메모리를 이용해 재배치 정보의 활용도를 높인다.

• 대한전자공학회논문지SD
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• 제43권1호
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• pp.37-44
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• 2006

본 논문은, IEEE 1149.1 및 IEEE P1500 기반의 보드 및 SoC의 연결선 지연 고장 테스트를 위한 회로 및 테스트 방법을 제안한다. IDFT 모드 시, 출력 셀의 Update와 입력 셀의 Capture가 한 시스템 클럭 간격 내에 이루어지도록 하는 시스템 클럭 상승 모서리 발생기를 구현한다. 이 회로를 이용함으로써, 단일 시스템 클럭 뿐만 아니라 다중 시스템 클럭을 사용하는 보드 및 SoC의 여러 연결선의 지연 고장 테스트를 쉽게 할 수 있다. 기존의 방식에 비해 면적 오버헤드가 적고 경계 셀 및 TAP의 수정이 필요 없으며, 테스트 절차도 간단하다는 장점을 가진다.

• 한국통신학회논문지
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• 제25권11B호
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• pp.1948-1956
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• 2000

본 논문은 보드 레벨 테스팅 및 경계주사기법의 응용을 위한 테스트 버스 콘트롤러의 설계와 구현에 관해 다룬다. 테스트 버스 콘트롤러는 프로세서와 인터페이스를 통하여 IEEE 1149.1 테스트 버스를 제어하기 위한 칩이다. 최근 들어 IEEE 1149.1은 여러 분야에서 응용되어지고 있어서 다양한 응용분야에 적합한 테스트 버스 콘트롤러의 설계가 요구된다. 보드 레벨 테스팅을 위해서 SVF에 정의된 테스트를 수행할 수 있어야 하며, System-on-a-Chip (SoC) 설계 방식에서 내장되어지기 위해서는 작은 칩 크기와 높은 고장 검출률을 가져야 한다. 본 논문에서 구현된 칩은 기존의 테스트 장비에서 널리 쓰이는 SVF에 정의된 테스트를 모두 지원하며, 12k 게이트 정도의 크기를 가진다. 또한 독립적인 칩으로 쓰일 경우는 테스트 버스 콘트롤러가 버스 슬래이브로 쓰일 수 있으므로 IEEE 1149.1 테스트 회로를 가지도록 설계하였다.

• 한국콘텐츠학회:학술대회논문집
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• 한국콘텐츠학회 2006년도 춘계 종합학술대회 논문집
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• pp.455-458
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• 2006

H/W와 달리 S/W는 개발당시부터 그 속에 오류로 존재하고 있다가 어떤 특수한 기능을 필요로 할 때 드디어 검출되게 된다. 이로 인하여 소프트웨어의 고장이 발생할 수 있다. 본 논문에서는 소프트웨어의 테스트 단계 및 운영단계에서 검출되는 오류 및 이로 인한 고장 원인을 분석한다. 테스트 단계와 운영단계중 어느 쪽이 어떤 오류가 더 많이 발생하는가를 현장 경험을 통한 오류데이타 수집에 의하여 분석한다.

• 한국통신학회논문지
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• 제26권3B호
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• pp.362-368
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• 2001

본 논문에서는 두 개의 17비트 오퍼랜드를 radix-4 Booths 알고리즘을 이용하여 곱셈 연산을 수행하는 곱셈기를 설계하고 효율적인 풀커스팀 디자인에 대한 테스트 방법을 제안하였다. 클럭 속도를 빠르게 하기 위하여 2단파이프라인 구조로 설계하고 규칙적인 레이아웃을 위해 4:2 CSA(Carry Save Adder)를 사용하였다. 회로는 LG 반도체의 0.6-um 3-Metal N-well CMOS 공정을 사용하여 칩으로 제작되었다. 새로운 개념의 모듈레벨 고착 고장 모델을 제안하였고 제안한 테스트 방법을 사용하여 관찰해야 하는 노드의 수를 약 88% 줄여 효율적인 고장 시뮬레이션을 수행하였다. 설계된 곱셈기는 9115개의 트랜지스터로 구성되며 코어 부분의 레이아웃 면적은 약 1135*1545 um2 이다. 제작된 칩은 전원접압 5V에서 약 24MHz의 클럭 주파수로 동작한다.

• 한국정보과학회논문지:시스템및이론
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• 제28권5호
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• pp.259-267
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• 2001

칩의 집적도에 비례하여 설계검증 및 칩 제작 후의 결함점검은 갈수록 어려워지며 이러한 테스트 문제의 원초적 해결을 위하여 다양한 테스트설계 기술이 널리 개발되고 있다. 상위 수준의 테스트설계에서는 회로의 기능에 대해서는 알 수 있으나 구조에 대해서는 알 수 없고, 하위 수준의 테스트설계에서는 회로의 구조를 알 수 있으나 기능은 알 수 없다. 따라서 테스트 설계는 기능을 기술하는 상위 수준에서부터 고려되어 하위 게이트수준에서 스캔플립플롭을 선택하여야 최적화된 성능을 얻을 수 있다. 본 논문에서는 테스트용이도를 증진시키기 위해, 상위수준의 기능정보에 대해서는 테스트점을 삽입하여 제어흐름(control flow)을 변경하고, 상위 수준의 합성 후에 하위 수준에서 스캔플립플롭을 선택하여 다시 합성하는 상위.하위 수준에서 통합된 테스트 합성 기술을 제안한다. 실험결과 통합된 테스트 합성 기술이 대부분의 벤치마크 회로에서 높은 고장검출율을 보여주고 있다.

• 한국정보처리학회논문지
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• 제6권6호
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• pp.1656-1666
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• 1999

회로가 복잡해지고, 고속화되면서 회로의 동작에 대한 검사 뿐 아니라, 회로가 원하는 시간 내에 동작함을 보장하는 지연 검사의 중요성이 점점 커지고 있다. 본 논문에서는 주사환경을 사용하는 순차회로에서의 경로 지연 고장을 위한 테스트 패턴 생성 과정을 효율적으로 수행할 수 있도록 빠른 시간에 간접 유추를 수행할 수 있는 알고리즘을 제안한다. 구조적으로 발생 가능한 정적 학습 과정은 테스트 패턴 생성 과정 중의 선행 처리 단계에서 각각의 게이트에 정적 학습이 발생할 수 있는 경우를 분석하여 그 정보를 각각의 게이트에 대해 저장하고 있다가 알고리즘을 이용한 테스트 패턴 생성 과정 중 조건에 만족하는 경우에 유추될 수 있는 값을 바로 할당하게 된다. 본 논문에서는 이를 지연고장 검출에 맞도록 수정하여 이용하였다. 회로 내에 몇몇 주입력에서 나온 신호선을 모두 포괄하는 분할지점이 존재하면, 이 지점을 지나는 경로들 중에 그 이전, 혹은 이후의 경로가 동일한 경로들은 분할지점에 의해 분할된 입력의 부분들이 같은 입력값을 필요로 함을 예상할 쑤 있다. 본 논문에서는 경로 지연 고장 검출에서 유용하게 사용될 수 있는 이러한 회로분할을 사용하여 보다 효율적으로 테스트 입력을 생성하였다. 마지막으로, 이 두 가지 알고리즘을 적용한 효율적인 경로 지연 고장 테스트 입력 생성기를 개발하였으며, 알고리즘의 효용성을 실험을 통하여 입증하였다.