• 대한전자공학회논문지SD
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• 제44권6호
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• pp.89-93
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• 2007

본 논문은 3.3V, $0.35{\mu}m$ CMOS 기술을 이용하여 I/O 인터페이스를 설계, 검증하였다. LVDS (low-voltage differential signaling)는 차동전송 방식과 저 전압의 스윙으로 저 전력 고속의 데이터를 전송할 수 있다. 본 논문은 기존의 차동증폭기나 감지 증폭기를 사용한 LVDS와 달리 telescopic 증폭기를 이용하여 2.3 Gbps의 빠른 전송속도를 갖는 LVDS 고속 인터페이스를 구현하였다. LVDS의 표준을 모두 충족하였고 25.5mW의 전력소모를 갖는다. 이 회로는 삼성 $0.35{\mu}m$ CMOS 공정을 이용하여 설계하였으며, HSPICE를 통하여 검증하였다.

• 전기전자학회논문지
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• 제10권2호통권19호
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• pp.128-133
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• 2006

본 논문에서는 고속 통신용 인터페이스 회로를 RMVL(redundant multi-valued logic)을 이용하여 CMOS 회로로 설계하였다 설계한 1:4 디멀티플렉서 (demuitiplexer, serial-parallel convertor)는 직렬 데이터를 병렬 redundant 다치 데이터로 변환하는 부호화 회로와 redundant 다치 데이터를 병렬 이진 데이터로 변환하는 복호화 회로로 구성된다. 이 회로는 0.35um 표준 CMOS 공정을 이용하여 구현하였으며, 기존의 이진 논리회로보다 고속 동작을 한다. 이 회로는 3.3V의 공급전원에서 4.5Gb/s 이상의 동작속도와 53mW의 전력소모를 가지며, 동작속도는 0.35um 공정이 가지는 최대 주파수에 의해 제한된다. 설계한 회로가 높은 동작 주파수를 가지는 미세공정상에서 사용될 경우 100b/s 이상의 고속 통신용 인터페이스 구현이 가능하다.

• 전자공학회논문지SC
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• 제40권3호
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• pp.135-144
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• 2003

본 논문에서는 고속 혼성모드 집적회로를 위한 온-칩(on-chip) CMOS 전류 및 전압 레퍼런스 회로를 제안한다. 제안하는 전류 레퍼런스 회로는 기존의 전류 레퍼런스 회로에서 부정확한 전류 값을 조정하기 위해 주로 사용되는 아날로그 보정 기법과는 달리 디지털 영역에서의 보정 기법을 사용한다. 또한, 제안하는 전압 레퍼런스 회로는 고속으로 동작하는 혼성모드 집적회로의 출력단에서 발생할 수 있는 고주파수의 잡음 성분을 최소한으로 줄이기 위해 고주파 신호 성분에 대해 작은 출력 저항을 볼 수 있는 구조의 레퍼런스 전압 구동회로를 사용한다. 이 레퍼런스 전압 구동회로는 전력 소모 및 칩 면적을 최소화하기 위해서 저 전력의 증폭기와 크기가 작은 온-칩 캐패시터를 사용하여 구현하였다. 제안하는 레퍼런스 회로는 0.18 um n-well CMOS 공정으로 설계 및 제작되었으며, 250 um x 200 um의 면적을 차지한다. 칩 제작 및 측정결과, 제안하는 전류 및 전압 레퍼런스 회로는 공급 전압 및 온도의 변화에 대해서 각각 2.59 %/V와 48 ppm/℃의 변화율을 보인다.

• 한국통신학회논문지
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• 제33권5C호
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• pp.378-385
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• 2008

본 논문은 고속 임베디드 시스템에 사용하기 위해 CMOS AD 변환기(Analog-to-Digital Converter)를 설계하였다. 이 AD 변환기는 효율적인 구조로 설계하기 위하여 전압을 예측할 수 있는 플래시 AD 변환기와 자동 영을 기반으로 하여 설계된 비교기를 사용하였다. 이 구조의 변환속도는 기존의 플래시 AD 변환기와 거의 같지만 비교기와 연결된 회로가 줄어들었기 때문에 전체 회로의 크기를 크게 줄일 수 있었다. 이 ADC는 $0.25{\mu}m$ 디지털 CMOS 기술로 구현되었다.

• 전자공학회논문지D
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• 제35D권6호
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• pp.28-36
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• 1998

낮은 전압에서 고속으로 동작이 가능한 고속 비반전 SOI 버퍼 회로를 제안하였다. 제안된 버퍼 회로는 효율적으로 연결된 보조 MOS 트랜지스터를 경유하여 바디 전압이 동적으로 제어된다. 소자 시뮬레이션을 수행하여 바디가 보조 MOS 트랜지스터로 제어되는 MOS 소자의 전류 구동능력을 보이고 기존의 다른 방식과 비교하였다. SPICE를 이용한 회로 시뮬레이션을 통하여 제안된 버퍼 회로의 지연시간 특성을 조사하고 같은 사양을 가진 기존의 SOI CMOS 버퍼 회로와 비교하였다. 같은 면적을 기준으로 하여 제안된 버퍼회로는 기존의 버퍼 회로에 비해 1.2 V의 동작전압과 2 pF의 부하용량에 대하여 약 36% 지연 시간 단축을 보였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2009년도 추계학술발표대회
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• pp.401-402
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• 2009

4-2 compressor는 곱셈기의 부분 곱 합 트리(partial product summation tree)의 기본적인 구성요소이다. 본 논문은 고속 연산이 가능한 4-2 compressor 구조를 제안한다. 제안한 회로는 최적화된 XORXNOR와 MUX로 구성하였다. 이 회로는 기존의 회로와 비교하였을 때 회로 구성에 필요한 트랜지스터수가 12개 감소하였으며, 지연시간이 32.2% 감소하였다. 제안한 회로는 Samsung 0.18um CMOS 공정을 이용하여 HSPICE로 시뮬레이션 하였다.

• 한국산업융합학회 논문집
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• 제4권2호
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• pp.199-205
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• 2001

With the growth of BiCMOS technology in ASIC design, the issue of analyzing fault characteristics and testing techniques for BiCMOS circuits become more important In this paper, we analyze the fault models and characteristics of high speed full-swing BiCMOS circuits and the DFT technique to enhance the testability of full-swing high speed BiCMOS circuits is discussed. The SPICE simulation is used to analyze faults characteristics and to confirm the validity of DFT technique.

• 한국통신학회논문지
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• 제27권10C호
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• pp.987-992
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• 2002

본 논문에서는 ㎓대역의 고속 클럭 신호를 필요로 하는 데이터 통신 시스템 분야에 응용될 수 있는 새로운 구조의 클럭 및 데이터 복원회로를 구현하였다. 구현된 회로는 고속 데이터 전송시 주로 사용되는 NRZ형태의 데이터 복원에 적합한 구조로서 위상동기 회로에 발생하는 high frequency jitter를 방지하기 위한 새로운 위상 검출 구조를 갖추고 있다. 또 가변적인 지연시간을 갖는 delay cell을 이용한 위상검출기를 이용하여 위상 검출기가 갖는 dead zone 문제를 해결하고, 항상 최적의 동작을 수행하여 빠른 동기 시간을 갖는다. 수십 Gbps급 대용량을 수신할 수 있도록 다채널 확장에 용이한 구조를 사용하였으며, 1.25Gbps급 데이터를 복원하기 위한 클럭 생성을 목표로 하여 CMOS 0.25$\mu\textrm{m}$ 공정을 사용하여 구현한 후 그 동작을 측정을 통해 검증하였다.

• 전자공학회논문지C
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• 제36C권11호
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• pp.55-63
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• 1999

본 논문에서는 패키지의 전기적 특성이 CMOS 디지틀 회로에 미치는 영향을 해석하고 패키지 특성을 고려한 새로운 CMOS It 패키지 설계방법을 보인다. 집적회로 내의 게이트들이 동시에 스위칭 할 때 패키지에 기인한 동시 스위칭 노이즈 (Simultaneous Switching Noise: SSN)가 시스템의 성능에 미치는 영향에 대하여 해석적으로 고찰하여 패키지의 전기적 특성에 의한 제약조건을 만족시키면서 집적회로 패키지를 설계 할 수 있는 새로운 설계 식을 유도하고 이들 식을 이용한 설계방법을 제시한다. 또한 제시된 패키지 설계방 법의 타당성을 검증하기 위하여 0.3㎛ CMOS 회로에 대하여 범용회로 시뮬레이터인 HSPICE 시뮬레이션 결과와 본 논문에서 제시한 해석적 설계 방법에 따른 결과가 일치한다는 것을 보인다.

• 전기전자학회논문지
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• 제12권1호
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• pp.1-7
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• 2008

최근 급진적으로 반도체 기술이 발전함에 따라 집적회로(VLSI)의 집적도가 향상되고 있으며, 이동통신 및 멀티미디어의 발달로 많은 양의 데이터를 고속으로 처리하기 위한 대규모 프로세서들이 개발되고 있다. 전가산기는 디지털 프로세서와 마이크로프로세서에 있어 매우 중요한 요소이다. 따라서 전가산기 설계 시 전력소비와 스피드의 개선은 중요한 요소이다. 본 논문에서는 일반적인 Ratioed 로직과 패스 트랜지스터 로직을 이용하여 새로운 구조의 전가산기를 제안하였다. 제안된 전가산기는 일반적인 CMOS, TGA, 14T에 비해 좋은 성능을 나타내었다. 제안된 회로는 지연시간의 경우 기존회로의 평균값에 비해 13%우수하였고 PDP(Power Delay Product)비율은 약 9% 정도 우수한 특성을 보이고 있다. 실측 회로의 크기 평가를 위해 0.18um CMOS공정으로 레이아웃을 하고 HSPICE를 이용하여 시뮬레이션 하였다.