• Journal of the Korea Institute of Information Security & Cryptology
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• v.32 no.6
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• pp.1127-1137
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• 2022

Cryptographic analysis and decryption technology utilizing the parallel operation of GPU has been studied in the direction of shortening the computation time of the password analysis system. These studies focus on optimizing the code to improve the speed of cryptographic analysis operations on a single GPU or simply increasing the number of GPUs to enhance parallel operations. However, using a large number of GPUs without optimization for data transmission causes longer data transmission latency than using a single GPU and increases the overall computation time of the cryptographic analysis system. In this paper, we investigate GPUDirect RDMA and related technologies for high-performance data processing in deep learning or HPC research fields in GPU clustering environments. In addition, we present a method of designing a high-performance cryptanalysis system using the relevant technologies. Furthermore, based on the suggested system topology, we present a method of implementing a cryptanalysis system using password cracking and GPU reduction. Finally, the performance evaluation results are presented according to demonstration of high-performance technology is applied to the implemented cryptanalysis system, and the expected effects of the proposed system design are shown.

• Review of KIISC
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• v.11 no.1
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• pp.37-46
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• 2001

유한체위에서의 정의된 타원곡선의 이산대수 문제의 어려움에 기초한 타원곡선 암호시스템은 다양한 타원곡선을 사용할 수 있기 때문에 다양한 암호시스템을 구성할 수 있다. 특히 비트 당 안전도가 가장 높은 타원곡선 암호시스템은 차세대 공개키 암호시스템으로 주목을 받고 있다. 짧은 키의 사용으로 스카트 카드나 모발(Mibile) 시스템 등과 같은 제약적인 환경의 인증 및 암호화에 사용 가능하다. 본 논문에서는 고성능의 타원곡선 암호시스템을 구성하고 연산기를 VHDL 언어를 이용하여 구현하였다.

• Review of KIISC
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• v.16 no.3
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• pp.34-40
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• 2006

고속 암호프로세서는 매우 큰 대역폭을 필요로 하는 네트워크 보안 장비, 서버 시스템의 보안의 필수 요소이다. 암호 프로세서는 고속 대용량 처리를 위한 고성능 쪽과 유비쿼터스 등 이동 환경에 적합한 초소형 저전력 쪽으로 크게 두 가지로 나누어 질 수 있다. 이 논문에서는 암호 프로세서의 고속 구현의 몇 가지 요소 기술 들을 살펴 본다. 일반적으로 디지털 논리 설계에 많이 쓰이고 있는 파이프라인 기법과 이를 적용한 결과들을 살펴보고, 여러 개의 암호 코어를 쓰는 방법, 하나의 암호 코어로 여러 개의 세션을 처리할 때 속도 저하를 막기 위한 세션 변경 방법을 설명한다. 끝으로 처리 성능에 영향을 주는 인터페이스 부분을 USB2.0의 보기를 들어 살펴본다.

• KNOM Review
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• v.22 no.2
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• pp.39-47
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• 2019

There are several big data-driven advanced research activities such as meteorological climate information, high energy physics, astronomy research, satellite information data, and genomic research data on KREONET. Since the performance degradation occurs in the environment with the existing network security equipment, methods for preventing the performance degradation on the high-performance research-only network and for high-speed research collaboration are being studied. In addition, the recent issue of quantum computers has been a threat to security using the existing encryption system. In this paper, we construct quantum cryptography-based communication network through environment construction and high-performance transmission test that build physical security through quantum cryptography-based communication network in end-to-end high-speed research network. The purpose of this study is to analyze the effect on network performance when performing physical encryption and to use it as basic data for constructing high-performance research collaboration network.

• Review of KIISC
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• v.32 no.2
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• pp.59-67
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• 2022

사물인터넷 상에서 활용되는 경량암호알고리즘은 높은 보안성과 함께 가용성을 제공할 수 있다는 장점으로 인해 활발히 연구되고 있다. 하지만 경량암호알고리즘은 양자컴퓨터 상에서의 Grover 알고리즘에 의해 해킹될 가능성을 가지고 있다. IBM 그리고 Google을 선두로 한 국제 대기업 및 국가 단위의 연구진들의 활발한 연구로, 고성능 양자 컴퓨터 '개발이 앞당겨지고 있다. 공개키 암호와 달리, 대칭키 암호는 양자 컴퓨터로부터 안전하다고 추정되는 문제를 기반으로 하고 있지만 경량화된 암호화 구조에 의해 심각한 보안 취약점을 야기할 수 있다. 본고에서는 사물인터넷을 위한 경량암호를 실제 해킹할 수 있는 양자컴퓨터의 현재 가용 자원에 대해 확인해 보며 이를 통해 양자컴퓨터의 한계점과 앞으로의 사물인터넷 보안의 안전성에 대해 확인해 보도록 한다.

• Proceedings of the Korea Information Processing Society Conference
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• 2013.11a
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• pp.845-848
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• 2013

유 무선 통신망을 통한 여러 서비스들에 대해 정보의 정확성, 전달속도 및 신뢰성은 서비스 제공에 중요한 요소도 작용된다. 뿐만 아니라 최근 정보보호의 인식이 커지면서 보안 적용도 중요한 요소로 자리 잡고 있다. 하지만 보안 적용 시 속도 지연 및 서비스 품질 저하의 문제가 발생할 수 있다. 이러한 문제는 보안 적용에 필수적인 암호 알고리즘 수행 시 내부적으로 소모되는 연산 비용이 크기 때문에 발생할 수 있다. 본 논문에서는 암호 장치를 추가한 테스트 환경을 구축하여, 보안을 적용하였을 때 소모되는 비용을 암호 알고리즘 레벨로 측정 및 분석하였다. 결과적으로 암호 장치를 추가하여 암호를 수행했을 때 암호화에 대한 소모비용은 데이터 통신에 많은 영향을 주지 않는다는 것을 확인하였다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.25 no.3
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• pp.419-426
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• 2021

A high-performance elliptic curve cryptography processor (HP-ECCP) was designed to support five field sizes of 192, 224, 256, 384 and 521 bits over GF(p) defined in NIST FIPS 186-2, and it provides eight modes of arithmetic operations including ECPSM, ECPA, ECPD, MA, MS, MM, MI and MD. In order to make the HP-ECCP resistant to side-channel attacks, a modified left-to-right binary algorithm was used, in which point addition and point doubling operations are uniformly performed regardless of the Hamming weight of private key used for ECPSM. In addition, Karatsuba-Ofman multiplication algorithm (KOMA), Lazy reduction and Nikhilam division algorithms were adopted for designing high-performance modular multiplier that is the core arithmetic block for elliptic curve point operations. The HP-ECCP synthesized using a 180-nm CMOS cell library occupied 620,846 gate equivalents with a clock frequency of 67 MHz, and it was evaluated that an ECPSM with a field size of 256 bits can be computed 2,200 times per second.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.25 no.12
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• pp.1882-1889
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• 2021

This paper describes a high-performance hardware implementation of modular multiplication used as a core operation in elliptic curve cryptography. A 521-bit high-performance modular multiplier for NIST P-521 curve was designed by adopting 3-way Toom-Cook integer multiplication and fast reduction algorithm. Considering the property of the 3-way Toom-Cook algorithm in which the result of integer multiplication is multiplied by 1/3, modular multiplication was implemented on the Toom-Cook domain where the operands were multiplied by 3. The modular multiplier was implemented in the xczu7ev FPGA device to verify its hardware operation, and hardware resources of 69,958 LUTs, 4,991 flip-flops, and 101 DSP blocks were used. The maximum operating frequency on the Zynq7 FPGA device was 50 MHz, and it was estimated that about 4.16 million modular multiplications per second could be achieved.

• Proceedings of the Korea Information Processing Society Conference
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• 2022.05a
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• pp.183-186
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• 2022

고성능 양자 컴퓨터가 개발될 것으로 기대됨에 따라 잠재적인 양자 컴퓨터의 공격으로부터 안전한 양자 후 보안 시스템을 구축하기 위한 연구들이 진행되고 있다. 대표적인 양자 알고리즘인 Grover 알고리즘이 대칭키 암호에 적용될 경우 보안 강도가 제곱근으로 감소되는 보안 훼손이 발생한다. NIST는 대칭키 암호에 대한 양자 후 보안 요구사항으로, 암호 알고리즘 공격에 요구되는 Grover 알고리즘 비용을 기준을 기준으로 양자 후 보안 강도를 추정하고 있다. 대칭키 암호를 공격하기 위한 Grover 알고리즘의 비용은 대상 암호화 알고리즘의 양자 회로 복잡도에 따라 결정된다. 본 논문에서는 NIST 경량암호 공모전 최종 후보에 오른 Sparkle 알고리즘의 양자 회로를 효율적으로 구현하고 Grover 알고리즘을 적용하기 위한 양자 비용에 대해 분석한다. 마지막으로, NIST 양자 후 보안 요구사항과 분석한 비용을 기반으로 경량암호 Sparkle에 대한 양자 후 보안 강도를 평가한다. 양자 회로 구현 및 비용 분석에는 양자 프로그래밍 툴인 ProjectQ가 사용되었다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.45 no.8
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• pp.67-74
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• 2008

A compact and high-performance AES(Advanced Encryption Standard) encryption/decryption processor is designed by applying various hardware sharing and optimization techniques. In order to achieve minimized hardware complexity, sharing the S-Boxes for round transformation with the key scheduler, as well as merging and reusing datapaths for encryption and decryption are utilized, thus the area of S-Boxes is reduced by 25%. Also, the S-Boxes which require the largest hardware in AES processor is designed by applying composite field arithmetic on $GF(((2^2)^2)^2)$, thus it further reduces the area of S-Boxes when compared to the design based on $GF(2^8)$ or $GF((2^4)^2)$. By optimizing the operation of the 64-bit round transformation and round key scheduling, the round transformation is processed in 3 clock cycles and an encryption of 128-bit data block is performed in 31 clock cycles. The designed AES processor has about 15,870 gates, and the estimated throughput is 412.9 Mbps at 100 MHz clock frequency.