• 한국진공학회:학술대회논문집
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• 한국진공학회 2013년도 제44회 동계 정기학술대회 초록집
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• pp.185-185
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• 2013

반도체 트랜지스터의 집적화 기술이 발달하고 소자가 나노미터 크기로 집적화 됨에 따라 문턱 전압의 변동, 높은 누설 전류, 문턱전압 이하에서의 기울기의 열화와 같은 단 채널 효과가 문제되고 있다. 이러한 문제점들은 비 휘발성 플래시 메모리에서 메모리 윈도우의 감소에 따른 retention 특성을 저하시킨다. 이중 게이트 구조의 metal-oxide-semiconductor field-effect-transistors (MOSFETs)은 이러한 단 채널 효과 중에서도 특히 문턱 전압의 변동을 억제하기 위해 제안되었다. 이중 게이트 MOSFETs는 상부 게이트와 하부 게이트 사이의 capacitive coupling을 이용하여 문턱전압의 변동의 제어가 용이하다는 장점을 가진다.기존의 플래시 메모리는 쓰기 및 지우기 (P/E) 동작, 그리고 읽기 동작이 채널 상부의 컨트롤 게이트에 의하여 이루어지며, 메모리 윈도우 및 신뢰성은 플로팅 게이트의 전하량의 변화에 크게 의존한다. 이에 따라 메모리 윈도우의 크기가 결정되고, 높은 P/E 전압이 요구되며, 터널링 산화막에 인가되는 높은 전계에 의하여 retention에서의 메모리 윈도우의 감소와 산화막의 물리적 손상을 초래하기 때문에 신뢰성 및 수명을 열화시키는 원인이 된다. 따라서 본 연구에서는, 상부 게이트 산화막과 하부 게이트 산화막 사이의 capacitive coupling 효과에 의하여 하부 게이트로 읽기 동작을 수행하면 메모리 윈도우를 크게 증폭시킬 수 있고, 이에 따라 동작 전압을 감소시킬 수 있는 이중 게이트 구조의 플래시 메모리를 제작하였다. 그 결과, capacitive coupling 효과에 의하여 크게 증폭된 메모리 윈도우를 얻을 수 있음을 확인하였고, 저전압 구동 및 신뢰성을 향상시킬 수 있음을 확인하였다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제2권3호
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• pp.103-110
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• 2013

논리 노력[1, 2]의 기법은 회로의 지연 값을 간단한 필산으로 신속하게 측정할 수 있는 기술이다. 이 기법은 설계 공정 시간을 절약하는 장점도 있지만 고정 지연이라는 조건에서 논리 경로의 면적이나 전력 소비를 최소화하여 설계할 수 없는 단점이 있다. 이 단점을 보완하는 방법을 논문[3]에서 제안하였지만, 논리 경로가 하나인 회로에만 국한되어 적용할 수 있는 방법이었다. 본 논문에서는, 균형 지연 모델을 기초로, 다중 논리 경로의 회로에 적용할 수 있는 향상된 게이트 크기 결정 방법을 제한하고자 한다. 시뮬레이션 결과, 기존 논리노력 방법과 비교하면 전력 소비 측면에서 거의 같았지만 회로의 설계 공간 측면에서는 약 52%의 효율성을 보였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2010년도 제39회 하계학술대회 초록집
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• pp.201-201
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• 2010

DRAM (dynamic random access memory)은 하나의 트랜지스터와 하나의 캐패시터의 구조 (1T/1C)를 가지는 구조로써 빠른 동작 속도와 고집적에 용이하다. 하지만 고집적화를 위해서는 최소한의 캐패시터 용량 (30 fF/cell)을 충족시켜 주어야 한다. 이에 따라 캐패시터는 stack 혹은 deep trench 구조로 제작되어야 한다. 위와 같은 구조로 소자를 구현할 시 제작공정이 복잡해지고 캐패시터의 집적화에도 한계가 있다. 이러한 문제점을 보완하기 위해 1T-DRAM이 제안되었다. 1T-DRAM은 하나의 트랜지스터로 이루어져 있으며 SOI (silicon-on-insulator) 기판에서 나타나는 floating body effect를 이용하여 추가적인 캐패시터를 필요로 하지 않는다. 하지만 SOI 기판을 이용한 1T-DRAM은 비용측면에서 대량생산화를 시키기는데 어려움이 있으며, 3차원 적층구조로의 적용이 어렵다. 하지만 다결정 실리콘을 이용한 기판은 공정의 대면적화가 가능하고 비용적 측면에서 유리한 장점을 가지고 있으며, 적층구조로의 적용 또한 용이하다. 본 연구에서는 ELA (eximer laser annealing) 방법을 이용하여 비정질 실리콘을 결정화시킨 기판에서 1T-DRAM을 제작하였다. 하지만 다결정 실리콘은 단결정 실리콘에 비해 저항이 크기 때문에, 메모리 소자로서 동작하기 위해서는 높은 바이어스 조건이 필요하다. 게이트 산화막이 얇은 경우, 게이트 산화막의 열화로 인하여 소자의 오작동이 일어나게 되고 게이트 산화막이 두꺼울 경우에는 전력소모가 커지게 된다. 그러므로 메모리 소자로서 동작 할 수 있는 최적화된 게이트 산화막 두께가 필요하다. 제작된 소자는 KrF-248 nm 레이저로 결정화된 ELA 기판위에 게이트 산화막을 10 nm, 20 nm, 30 nm 로 나누어서 증착하여, 전기적 특성 및 메모리 특성을 평가하였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2005년도 한국컴퓨터종합학술대회 논문집 Vol.32 No.1 (A)
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• pp.568-570
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• 2005

광대역 망에서 범용 TCP를 사용하는 경우 최대 전송 윈도우의 크기가 제한되어 가용한 망 자원이 낭비된다. 이를 해결하는 일반적인 방법은 윈도우 스케일 옵션을 사용하는 것인데 이 경우 송신측의 응용를 수정해야 하는 단점이 있다. 본 논문에서는 이를 해결하기 위하여 송신측을 수정하지 않고 전송 윈도우의 크기를 증가시키는 방법을 제안한다. 이 방법에서는 송수신측 사이에 있는 Snoop 게이트웨이가 망의 상태와 수신측의 처리 능력을 동적으로 파악하여 최적의 윈도우 확대 계수를 결정하고, 이 계수에 상응하는 수의 응답 패킷을 송신측에 전송하여 전송 윈도우 크기가 확대된 효과를 얻는다. 특히, 이 방법은 서로 다른 특성을 갖는 망이 snoop 게이트웨이를 사용하여 2-way 세그먼트 방식으로 연동된 환경에서 부가적인 비용없이 단대단 시맨틱을 유지하면서 성능을 향상시킬 수 있다.

• 한국산학기술학회:학술대회논문집
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• 한국산학기술학회 2003년도 춘계학술발표논문집
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• pp.125-128
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• 2003

본 연구는 현재 시판되고 있는 Papst사의 4100 mod디을 대상으로 축방향 송풍기의 사출성형에 대해 MoldFlow 프로그램을 사용하여 제품에 대한 최적의 게이트 위치를 조사하였고 이를 바탕으로 2매 구성금형과 3매 구성금형에 따른 게이트를 설정하여 사출압력, 온도의 변화, 충전 시간 둥을 비교하여 경제성을 고려한 최적의 게이트 위치를 결정하였다. 다수 뽑기 금형에서의 제품 성형에 있어 중요한 변수가 되는 유동주입시스템에서 러너의 크기 변화에 따른 유동선단의 흐름 및 압력과 온도의 변화를 살펴보았고 이러한 시뮬레이션을 통해 시행오차를 최소화 하여 생산비 절감과 품질 향상을 위한 설계를 구현하고자 시도하였다.

• 마이크로전자및패키징학회지
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• 제12권4호통권37호
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• pp.339-343
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• 2005

Pt-$SrBi_2Nb_2O_9(SBN)-Pt-Y_2O_3-Si$ 게이트 전계효과 트랜지스터 (MFMISFETs)의 정보저장 특성향상을 위하여 SBN 박막을 산소 플라즈마 내에서 급속열처리 하였다. 그 결과 SBN 박막의 결정크기는 $700^{\circ}C$의 동일한 열처리조건에서 급속열처리한 SBN 결정립의 크기가 전기로 열처리에 의한 SBN 결정립보다 4배 이상 성장하였다. 또한 분극 특성을 비교한 결과 잔류분극은 2배이상 급속열처리 방법으로 제조된 SBN 박막을 이용한 MFMISFET의 메모리윈도우 (memory window)와 on/off상태의 정보저장특성(programming characteristics)은 월등히 향상되었다.

• Elastomers and Composites
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• 제38권4호
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• pp.295-302
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• 2003

사출성형에서 성형품의 수축현상은 사출온도, 사출압력, 금형온도와 같은 성형공정에 따라 다르게 나타나며 게이트의 크기 등과 같은 금형설계에 따라서도 다르게 나타난다. 또한 수지의 결정화 유무에 따라 다르게 나타나고 있다. 본 연구에서는 여러가지 공정변수와 수지 특성에 따른 성형 수축률을 결정성수지인 poly(butylene terephthalate) (PBT)와 비결정성 수지인 polycarbonate (PC), poly(methyl methacrylate) (PMMA)를 사용하여 연구하였다. 결정성 수지가 비결정성 수지에 비해 약 3배 정도의 큰 수축률을 보였다. 사출 성형품의 성형 수축은 사출온도와 금형온도가 높을수록 그리고 사출압력이 작을수록 수축률은 커지는 경향을 보였다. 게이트의 크기가 커질수록 캐비티내의 압력전달이 원활하여 성형수축률은 작아 졌다. 또한 수지의 흐름방향과 흐름직각방향의 수축률 실험에서는 흐름방향의 수축이 더 작은 경향을 보였다. 게이트와의 거리에 따른 성형수축률은 게이트에서 가까운쪽의 수축이 먼쪽보다 더 큰 수축을 보였는데 이 현상은 잔류응력의 차이로 인하여 나타난 현상으로 해석된다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 추계학술대회
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• pp.745-748
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• 2014

본 연구에서는 비대칭 이중게이트(double gate; DG) MOSFET의 채널길이에 대한 문턱전압이하 스윙의 변화에 대하여 분석하였다. 문턱전압이하 스윙은 트랜지스터의 디지털특성을 결정하는 중요한 요소로서 채널길이가 감소하면 특성이 저하되는 문제가 나타나고 있다. 이러한 문제를 해결하기 위하여 개발된 DGMOSFET의 문턱전압이하 스윙의 채널길이에 대한 변화를 채널두께, 산화막두께, 상하단 게이트 전압 및 도핑농도 등에 따라 조사하고자 한다. 특히 하단 게이트 구조를 상단과 달리 제작할 수 있는 비대칭 DGMOSFET에 대하여 문턱전압이하 스윙을 분석함으로써 하단 게이트 전압 및 하단 산화막 두께 등에 대하여 자세히 관찰하였다. 문턱전압이하 스윙의 해석학적 모델을 구하기 위하여 포아송방정식에서 해석학적 전위분포모델을 유도하였으며 도핑분포함수는 가우스분포함수를 사용하였다. 결과적으로 문턱전압이하 스윙은 상하단 게이트 전압 및 채널도핑농도 그리고 채널의 크기에 매우 민감하게 변화하고 있다는 것을 알 수 있었다.

• 정보처리학회논문지A
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• 제17A권1호
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• pp.27-32
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• 2010

Logical Effort의 기법은 회로의 지연 값을 간단한 필산으로 신속하게 측정할 수 있는 기술이다. 이 기법은 설계 공정 시간을 절약하는 장점도 있지만 고정 지연이라는 설계조건에서 회로의 면적이나 전력의 최소화를 도출할 수 있는 논리 경로를 설계하는데 약점도 있다. 이 논문에서는 균형 지연 모형을 제안하고 이 방법을 기반으로 논리경로에서 전력-지연 효율성을 최적화하는 기법을 제안하고자 한다. 본 논문의 기법을 사용하여 8-input AND 게이트의 3가지 서로 다른 설계 회로를 모의 시험한 결과 기존 Logical Effort의 기법보다 약 40%정도 전력 소비의 효율성이 향상되었다.

• 한국정보통신학회논문지
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• 제18권5호
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• pp.1143-1148
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• 2014

본 연구에서는 비대칭 이중게이트 MOSFET의 채널 내 도핑분포함수의 변화에 따른 문턱전압이하 스윙의 변화를 분석하였다. 이중게이트 MOSFET의 특성을 결정하는 가장 기본적인 요소는 채널의 크기 즉, 채널길이, 채널두께 등과 채널의 도핑분포함수이다. 도핑분포는 채널도핑 시 사용하는 이온주입법에 의하여 결정되며 일반적으로 가우스분포함수에 준한다고 알려져 있다. 포아송방정식을 이용하여 전하분포를 구하기 위하여 가우스분포함수을 이용하였다. 가우스분포함수는 반드시 상하 대칭이 아니므로 채널길이 및 채널두께, 그리고 비대칭 이중게이트 MOSFET의 상하단 게이트 전압 변화 등에 따라 문턱전압이하 스윙 값은 크게 변화할 것이다. 이에 본 연구에서는 가우스분포함수의 파라미터인 이온주입범위 및 분포편차에 따른 문턱전압이하 스윙의 변화를 관찰하고자 한다. 분석결과, 문턱전압이하 스윙은 도핑분포함수 및 게이트 전압 등에 따라 크게 영향을 받는 것을 관찰할 수 있었다.