• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2003년도 추계종합학술대회
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• pp.53-56
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• 2003

전력증폭기의 비선형성에 의해 채널간의 상호 변조 왜곡성분이 주로 발생하는 CDMA 시스템에서는 선형 전력증폭기가 요구된다. 본 논문에서는 평형 MESFET 전치왜곡 선형화기가 추가된 형태의 선형전력증폭기를 통한 선형화 방법을 제안하였다. 제안된 선형화기는 한국 PCS주파수 대역에서 G1dB가 12.1dB이고 P1dB가 30dBm인 A급 전력증폭기에 연결하여 시뮬레이션 하였다. 종단전력증폭기에 1850 MHz와 1851.23 MHz의 2-tone 신호를 인가한 결과 3차 혼변조가 약 22dB 개선되었다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제9권5호
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• pp.567-577
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• 2003

GPRS 망으로 이동한 이동 ISP 가입자는 자신의 홈 ISP 망을 접속하여 무선 인터넷 서비스를 받기 위해 홈 ISP 망으로부터 인증을 받고 IP를 할당받아야 한다. 이에 본 논문에서는 GPRS 망으로 이동한 이동 ISP 가입자의 인증 처리를 위해 PPP CHAP과 RADIUS 인증 서버의 연계 방안을 제시한다. 이를 위해 우선 이동 ISP 망 가입자의 단말에서 정의되어야 할 인증 메시지 구조와 GPRS 망 게이트웨이에서 구현될 메시지 구조를 제시한다. 아울러 GGSN과 ISP 망간의 인증 메시지 구조 정의를 기반으로 제안된 내용에 대해 시험 환경 구축을 통해 실제 시뮬레이션 결과를 보였다.

• 동력기계공학회지
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• 제18권3호
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• pp.51-58
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• 2014

Injection molding simulation provided optimized design results by analyzing quality problems while the product is in assembly or in the process of manufacturing with make automobile plastics. Frequent change of design, change of injection molding, repetition of test injection which was held in the old way can now be stopped. And quality upgrade is expected instead. This report deals with the effect which the position of injection molding automobile console gate and number has on product quality including pressure at end of fill, bulk temperature at end of fill, shear stress of end of fill, residual stress at post filling end, product weld lines and warpage results. Simpoe-Mold simulates the complete manufacturing process of plastic injected parts, from filling to warpage. Simpoe-Mold users, whether they are product designers, mold makers or part manufacturers, can identify early into the design stage potential manufacturing problems, study alternative solutions and directly assess the impact of such part modification, whatever the complexity and geometry of such parts, shell part as plain solid parts.

• 대한기계학회논문집A
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• 제35권11호
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• pp.1507-1514
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• 2011

플라스틱 재료를 사용한 가공법 중에서 가장 보편적인 가공법이 사출성형이다. 오늘날에는 플라스틱 재료의 활용도는 지속적으로 증가하고 있으며, 신소재 등의 개발로 그 적용범위 또한 확대되고 있다. 인라인 스케이트는 4 가지 구성품으로 이루어진다. 그 4 가지 구성품은 부츠, 프레임, 휠, 브레이크로써 프레임이 가장 중요한 부품이다. 사출 재질에 변화에 따른 사출 성형성을 알아보았다. 런너와 게이트의 치수 변화에 따른 제품의 사출 성형성을 알아보았다. 본 연구에서는 Moldflow를 이용해서 사출성형 해석을 수행하였다. ANSYS를 이용해서 구조해석을 수행하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제41회 하계 정기 학술대회 초록집
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• pp.229-229
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• 2011

부유 게이트 Floating gate (FG) 플래시 메모리 소자의 단점을 개선하기 위해 전하 포획 층에 전하를 저장하는 전하 포획 플래시 메모리 Charge trap flash (CTF)소자에 대한 연구가 활발히 진행되고 있다. CTF소자는 FG플래시 메모리 소자에 비해 비례축소가 용이하고 긴 retention time을 가지며, 낮은 구동 전압을 사용하는 장점을 가지고 있다. CTF 소자에서 비례축소에 따라 단채널 효과와 펀치-쓰루 현상이 증가하는 문제점이 있다.본 연구에서는 CTF 단채널 효과와 펀치-쓰루 현상을 감소시키기 위한 방법으로 silicon-on-insulator (SOI) 기판을 사용하였으며 SOI기판에서 절연층의 깊이에 따른 전기적 특성을 고찰하였다. silicon-oxide-nitride-oxide-silicon(SONOS) 구조를 가진 CTF 메모리 소자를 사용하여 절연층의 깊이 변화에 따른 subthreshold swing특성, 쓰기-지우기 동작 특성을 TCAD 시뮬레이션 툴인 Sentaurus를 사용하여 조사하였다. 소스와 드레인의 junction depth는 20 nm 사용하였고, 절연층의 깊이는 5 nm~25 nm까지 변화하면서 절연층의 깊이가 20 nm이하인 fully depletion 소자에 비해, 절연층의 깊이가 25 nm인 소자는 partially depletion으로 인해서 드레인 전류 레벨이 낮아지고 subthreshold swing값이 증가하는 현상이 나타났다. 절연층의 깊이가 너무 얕을 경우, 채널 형성의 어려움으로 인해 subthreshold swing과 드레인 전류 레벨의 전기적성질이 SOI기판을 사용하지 않았을 경우보다 떨어지는 경향을 보였다. 절연층의 깊이가 17.5 nm인 경우, CTF소자의 subthreshold swing과 드레인 전류 레벨이 가장 좋은 특성을 보였다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2002년도 정기총회 및 학술대회
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• pp.31-35
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• 2002

본 논문에서는 DVB-T 표준안의 모든 동작모드를 지원하며 임펄스 잡음 제거, 안테나 diversity 수신, 향상된 채널추정방법을 적용한 유럽향 디지털 TV 수신용 채널 칩셋의 설계에 관한 내용이다. 설계된 칩은 여러 개의 구성 블럭으로 구성되어있는데 여기에는 여러 가지의 향상된 알고리즘과 설계 아키텍쳐가 사용되었다. 가정용 가전기기들이 발생시키는 일정주기의 임펄스 잡음을 제거하기 위하여 임펄스 잡음 제거 블록을 AGC뒤에 사용하였다. 동기부는 대략적 주파수동기, 미세 주파수동기, 대략적 타이밍동기, 미세 타이밍 동기 등으로 이루어져 있으며 본 설계의 주파수 보상 영역은 $\pm$280Khz, 타이밍 보상 영역은 $\pm$500ppm이다. 파일럿 신호를 이용하여 채널추정과 보상을 수행하며 기존의 선형 보간기법과 함께 4개의 파일럿 신호를 이용한 보간기법을 사용하여 이동수신환경에 대응할 수 있도록 하였다. 이와 함에 수신성능을 개선할 수 있다고 알려진 안테나 diversity 기능을 채용하여 고정 및 이동 수신시의 수신성능을 향상시켰다. 안테나 diversity를 위해서 2개 이상의 수신 칩이 사용되며 이를 위해서 본 설계에서는 MRC(Maximum Ratio Combining)알고리즘을 사용하였다 본 설계는 5층 메탈 0.18um 공정을 사용하였으며 2.7Mbit 의 메모리 소자를 포함하여 대략 300 만 게이트의 회로크기를 갖으며 100 핀 PQFP로 제작되었다. 본 논문에서는 설계된 회로의 각 블록별 기능에 대한 설명과 함께 시뮬레이션 결과와 ASIC설계결과를 기술하였다.

• 한국콘텐츠학회논문지
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• 제6권11호
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• pp.225-234
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• 2006

본 논문에서는 콘텐츠 보호의 암호화를 위해 ECC, MD-5, AES를 통합한 보안 프로세서를 SIP (Semiconductor Intellectual Property)로 설계하였다. 각각의 SIP는 VHDL RTL로 모델링하였으며, 논리합성, 시뮬레이션, FPGA 검증을 통해 재사용이 가능하도록 구현하였다. 또한 ARM9과 SIP들이 서로 통신이 가능하도록 AMBA AHB의 스펙에 따라 버스동작모델을 설계, 검증하였다. 플렛폼기반의 통합 보안 SIP는 ECC, AES, MD-5가 내부 코어를 이루고 있으며 각각의 SIP들은 ARM9과 100만 게이트 FPGA가 내장된 디바이스를 사용하여 검증하였으며 최종적으로 매그나칩 $0.25{\mu}m(4.7mm{\times}4.7mm$) CMOS 공정을 사용하여 MPW(Multi-Project Wafer) 칩으로 제작하였다.

• 대한전자공학회논문지SD
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• 제38권7호
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• pp.464-472
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• 2001

집적도 향상을 위해 사용되는 비대칭 n-MOSFET를 0.35 ㎛ CMOS공정으로 제조하여 그 전기적 특성을 조사고 전기적 모델을 제시하였다. 비대칭형 n-MOSFET는 대칭형 n-MOSFET에 비해 포화영역의 드레인 전류는 감소하였으며, 선형영역의 저항은 증가하였다. 그리고 비대칭형 n-MOSFET에서 보다 낮은 기판 전류가 측정되었다. 측정결과를 찬조하여 비대칭 n-MOSFET를 회로설계에 용이하게 사용할 수 있도록 기존의 대칭형 소자 모델을 개선한 새로운 모델을 제시하였다. 이 모델링의 정확성을 MEDICI 시뮬레이션을 통해 확인하였고, 대부분의 게이트 폭 범위에서 계산된 비대칭 n-MOSFET의 포화 전류 값은 측정값과 거의 일치하였다.

• 대한전자공학회논문지SD
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• 제40권5호
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• pp.321-334
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• 2003

GALS(Globally-Asynchronous Locally-Synchronous) 시스템은 대규모의 칩 설계 시에 설계의 용이성과 신뢰성을 확보할 수 있는 구조로 주목 받고 있다. 본 논문에서는 GALS 시스템에 필수적인 비동기 접속장치를 제안한다. 접속 장치는 크게 센더 모듈과 리시버 모듈로 구성되어 있으며, 센더 모듈에서는 부분적으로 내부 클록과는 무관하게 데이터 전송이 가능하다. 0.25um 공정의 게이트 레벨 표준 셀 라이브러리를 사용하여 설계하였고, 성능 향상 정도를 시뮬레이션을 통하여 예측할 수 있었다. 마지막으로, 접속장치를 장착한 GALS 구조의 예제 회로를 설계하여 올바르게 동작함을 확인하였다.

• 대한전자공학회논문지SD
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• 제37권10호
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• pp.73-81
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• 2000

본 논문은 분할된 look up table(LUT) 구조를 갖는 전력 소모 및 면적에 효율적인 보간 저역통과 여파기의 설계에 관한 것이다. 제안한 보간 여파기는 계수 대칭성과 LUT 데이터들이 대칭성을 이용하여 면적이 최소화된다. 최소의 면적으로 위상에 따라 분할된 LUT는 두개의 여파기가 공유하고 선택적으로 활성화됨으로써 저 전력 동작을 수행한다. 제안된 여파기는 5.0V 0.6${\mu}m$ CMOS 공정으로 설계되었으며 전력 소모 시뮬레이션은 Powermill을 사용하여 수행하였다. 기존에 제안된 여파기들과의 비교 실험 결과를 통하여 제안한 필터의 전력 소모는 26% 감소하였고 게이트 면적은 5% 감소하였음을 보인다.