4-bit 전하결합 A/D 변환기에 대한 실험 결과를 제시하였다. Successive approximation algorithm 에 필요한 대개의 기능을 CCADC(charge coupled A/D converter)라는 mono-lithiic chip으로 실현하였다. CCADC는 P-channel 전하결합소자 제작기술에 의하여 만들어졌으며, Chip면적은 약 4,200 $mil^2$이었다. 동작 clock 주파수 범위는 500Hz ~ 200KHz로 나타났으며, 이 주파수 범위내에서는 약 2.4 Volt의 전신호 전압 구간을 1LSB/clok주기의 속도로 변하는 ramp 입력신호에 대하여 16가지의 binary code가 빠짐없이 관찰되었다. MSB단부터 LSB단의 순서로 정격 전하용량이 각각 3.6pC, 1.8pC, 0.9pC, 0.45pC인 4개의 연속된 potential well(M-well)간의 면적비를 (8:4:2:1)로 유지하기 위한 설계기술에 대하여 토론하였다. 끝으로, 제작된 A/D변환기에 있어서 과도한 conversion nonlinearity의 원인이 되는 dumpslot 효과에 대하여 설명하였으며, dump slot으로 인한 오동작을 막기 위한 방법으로서 slot zero 삽입방식을 제안하고 이에 대한 실험결과를 제시하였다.