• 전자공학회논문지
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• 제50권7호
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• pp.122-130
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• 2013

본 논문에서는 주로 고속 디지털 통신시스템 응용을 위해 고해상도, 저전력 및 소면적을 동시에 만족하는 45nm CMOS 공정으로 제작된 4단 파이프라인 구조의 12비트 100MS/s ADC를 제안한다. 입력단 SHA 회로에는 높은 입력 주파수를 가진 신호가 인가되어도 12비트 이상의 정확도로 샘플링할 수 있도록 게이트-부트스트래핑 회로가 사용된다. 입력단 SHA 및 MDAC 증폭기는 요구되는 DC 이득 및 높은 신호스윙을 얻기 위해 이득-부스팅 구조의 2단 증폭기를 사용하며, 넓은 대역폭과 안정적인 신호정착을 위해 캐스코드 및 Miller 주파수 보상기법을 선택적으로 적용하였다. 채널길이 변조현상 및 전원전압 변화에 의한 전류 부정합을 최소화하기 위하여 캐스코드 전류 반복기를 사용하며, 소자의 부정합을 최소화하기 위하여 전류 반복기와 증폭기의 단위 넓이를 통일하여 소자를 레이아웃 하였다. 또한, 제안하는 ADC에는 전원전압 및 온도 변화에 덜 민감한 저전력 기준 전류 및 전압 발생기를 온-칩으로 집적하는 동시에 외부에서도 인가할 수 있도록 하여 다양한 시스템에 응용이 가능하도록 하였다. 제안하는 시제품 ADC는 45nm CMOS 공정으로 제작되었으며 측정된 DNL 및 INL은 각각 최대 0.88LSB, 1.46LSB의 값을 가지며, 동적성능은 100MS/s의 동작속도에서 각각 최대 61.0dB의 SNDR과 74.9dB의 SFDR을 보여준다. 시제품 ADC의 면적은 $0.43mm^2$ 이며 전력소모는 1.1V 전원전압 및 100MS/s 동작속도에서 29.8mW이다.

• 대한전자공학회논문지SD
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• 제46권3호
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• pp.60-68
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• 2009

본 논문에서는 HDTV와 같이 고해상도 및 고속의 동작을 동시에 요구하는 고화질 영상시스템 응용을 위한 10비트 200MS/s 65nm CMOS ADC를 제안한다. 제안하는 ADC는 고속 동작에서 저 전력 소면적 구현에 적합한 4단 파이프라인 구조를 기반으로 설계되었으며, 입력단 SHA 회로에서는 1.2V의 낮은 단일 전원 전압에서도 높은 입력 신호를 처리하기 위해 4개의 커패시터를 기반으로 설계하여 $1.4V_{p-p}$의 입력 신호를 ADC 내부 회로에서는 $1.0V_{p-p}$으로 낮추어 사용할 수 있도록 하였다. 또한 높은 전압이득을 갖는 증폭기를 필요로 하는 SHA와 MDAC1은 출력 임피던스가 감소하는 65nm CMOS 공정의 제약 사항을 극복하기 위해 통상적인 2단 증폭기 대신 3단 증폭기 구조를 기반으로 설계하였으며 200MS/s 높은 동작 속도를 고려하여 RNMC 및 multipath 주파수 보상기법을 추가하여 설계하였다. 전력 소모 최소화를 위해 스위치 기반의 바이어스 전력최소화 기법을 sub-ranging flash ADC에 적용하였고, 기준 전류 및 전압 발생기를 온-칩으로 집적하는 동시에 외부에서도 인가할 수 있도록 하여 시스템 응용에 따라 선택적으로 사용할 수 있도록 하였다. 제안하는 시제품 ADC는 65nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 10비트 해상도에서 각각 최대 0.19LSB, 0.61LSB 수준을 보이며, 동적 성능으로는 150MS/s와 200MS/s의 동작 속도에서 각각 54.4dB, 52.4dB의 SNDR과 72.9dB 64.8dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $0.76mm^2$이며, 1.2V 전원 전압과 200MS/s의 동작 속도에서 75.6mW의 전력을 소모한다.

• 한국전자파학회논문지
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• 제18권8호
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• pp.880-886
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• 2007

본 논문에서는 효율 특성에서 특화된 전력 증폭기(PA)와 개선된 바이어스 모듈레이터를 이용하여 새로운 하이브리드 포락선 제거 및 복원(EER) 전력 송신기를 제안하였다. 전력 증폭기는 모듈레이션 신호의 평균 전력영역에서 대부분 동작하기 때문에 평균 드레인 바이어스 전압에서 전력 증폭기의 효율은 전체 전력 송신기의 효율 특성에 매우 중요한 영향을 미친다. 따라서 전력 증폭기의 효율을 평균 드레인 바이어스 전압 영역에서 최적화하였다. 또한, 바이어스 모듈레이터는 메모리 영향을 최소화하기 위하여 에미터 팔로워(Emitter Follower)와 결합되도록 하였다. 포화 전력 증폭기인 역 Class F급 전력 증폭기가 1 GHz 대역 포워드 링크 싱글 캐리어를 가지는 WCDMA 신호에 대해서 최고 전력이 5W인 LDMOSFET을 이용하여 설계되었다. 실험 결과, 바이어스 모듈레이터는 31.8V의 최고 전력 크기를 가지면서 64.16%의 효율을 유지하였다. 제안된 전력 증폭기와 바이어스 모듈레이터를 결합한 전력 송신기는 기존 방식으로 설계된 전력 증폭기와 결합하였을 경우보다 8.11%나 개선된 44.19%의 전체 효율 특성을 보였다. 게다가, F급 동작을 보이면서 전체 출력 전력은 기존 방식의 전력 증폭기를 결합할 경우보다 2.9dB 개선된 32.33 dBm으로 개선되었고, PAE와 5MHz 옵셋에서의 ACLR은 각각 38,28%, -35.9 dBc를 기록하였다. 이와 같은 결과들은 고선형성과 함께 고효율 특성을 가지는 전력 송신기에 매우 적합한 구조가 될 수 있다는 것을 명확히 보여주고 있다.

• 대한전자공학회논문지SD
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• 제43권11호
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• pp.58-68
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• 2006

본 논문에서는 차세대 디지털 TV 및 무선 랜 등과 같이 고속에서 저전압, 저전력 및 소면적을 동시에 요구하는 고성능 집적시스템을 위한 10b 250MS/s $1.8mm^2$ 85mW 0.13um CMOS A/D 변환기 (ADC)를 제안한다. 제안하는 ADC는 요구되는 10b 해상도에서 250MS/s의 아주 빠른 속도 사양을 만족시키면서, 면적 및 전력 소모를 최소화하기 위해 3단 파이프라인 구조를 사용하였다. 입력단 SHA 회로는 게이트-부트스트래핑 (gate-bootstrapping) 기법을 적용한 샘플링 스위치 혹은 CMOS 샘플링스위치 등 어떤 형태를 사용할 경우에도 10비트 이상의 해상도를 유지하도록 하였으며, SHA 및 두개의 MDAC에 사용되는 증폭기는 트랜스컨덕턴스 비율을 적절히 조정한 2단 증폭기를 사용함으로써 10비트에서 요구되는 DC 전압 이득과 250MS/s에서 요구되는 대역폭을 얻음과 동시에 필요한 위상 여유를 갖도록 하였다. 또한, 2개의 MDAC의 커패시터 열에는 소자 부정합에 의한 영향을 최소화하기 위해서 인접신호에 덜 민감한 향상된 3차원 완전 대칭 구조의 커패시터 레이아웃 기법을 제안하였으며, 기준 전류 및 전압 발생기는 온-칩 RC 필터를 사용하여 잡음을 최소화하고, 필요시 선택적으로 다른 크기의 기준 전압을 외부에서 인가할 수 있도록 설계하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 각각 최대 0.24LSB, 0.35LSB 수준을 보여준다. 또한, 동적 성능으로는 200MS/s와 250MS/s의 동작 속도에서 각각 최대 54dB, 48dB의 SNDR과 67dB, 61dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $1.8mm^2$이며 전력 소모는 1.2V 전원 전압에서 최대 동작 속도인 250MS/s일 때 85mW이다.

• 대한방사선기술학회지:방사선기술과학
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• 제38권3호
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• pp.205-211
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• 2015

복부 전후 방향 검사 시 automatic exposure control (AEC) mode에서 조사시간을 제한하지 않고 검사를 하는 방법 (non-time limit, NTL) 과 조사시간을 제한하고 검사하는 방법 (time limit, TL)에 대해서 영상 품질 평가인 신호 대 잡음비 (signal to noise ratio, SNR), 대조도 대 잡음비 (contrast to ratio, CNR)를 측정하여 TL 방법과 NTL방법을 비교 평가하고자 하였다. 실험 기기는 XGEO GC 80 (Samsung, Korea), Unfors ThinX RAD (Unfors, Sweden), Rando Phantom (alderson research laboratories, USA)과 $5.5{\times}9{\times}0.1cm^3$ 크기의 차폐재를 사용하였으며, AEC mode에서 전리함 (ionization chamber)를 상단 2 개만 작동하도록 설정하고 관전압은 80 kVp로 설정하였다. TL 방법의 경우에는 조사시간을 51 msec로 제한하였으며, 전리함에 차폐재를 부착하지 않은 상태와 부착한 상태에서 NTL AEC mode와 TL AEC mode의 영상을 획득하였다. 또한 'Image J"를 이용하여 영상 평가방법인 SNR과 CNR로 평가하였다. 결론적으로 차폐재를 부착했을 때 NTL AEC mode가 다른 실험 방법보다 선량이 최대 130.7% 최소 80%까지 증가한 결과 값을 보였으며, TL AEC mode는 NTL AEC mode보다 mAs와 피폭선량에서 각 각 43.8%, 44.4% 감소한 값을 보였다. 통계적으로는 SNR과 CNR은 유의한 차이를 보이지 않았다($p{\geq}0.05$). 그러므로, 본 연구에서는 BMI 지수가 높은 환자나 수술 후 인체 내에 금속물질이 있는 환자를 검사할 경우에는 TL AEC mode가 유효한 검사법이라고 사료된다.

• Clinical and Experimental Pediatrics
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• 제52권12호
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• pp.1364-1369
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• 2009

목 적 : 이번 연구에서는 소아기에 흔한 선천성 심장병 환자들을 대상으로 개심술 이후 생긴 반흔과 수술로 인한 용적 또는 압력 과부하 상태의 변화로 초래되는 비정상적인 심실 활성화를 신호 평준화 심전도를 이용하여 분석하고자 하였다. 방 법 : 선천성 심장병으로 개심교정술을 시행한 환자 52명을 대상으로 하였다. 환자군은 우심실 용적 과부하군(심방 중격 결손군, 1군), 좌심실 용적 과부하군(심실 중격 결손군, 2군), 우심실 압력 과부하군(활로씨 4징군, 3군)으로 나누었다. 대상 환자 모두에서 표준 12 유도 심전도와 신호 평준화 심전도 검사를 시행하였고, 평균 QRS 기간, QT와 QTc 간격, f-QRS, HFLA, RMS in terminal 40 ms를 구하였다. 결 과 : 수술 전에는 1군에서 다른 군에 비해 의미 있게 긴 QRS 기간을 보였고(P=0.011), 수술 후에는 3 군에서 다른 군에 비해 QTc 간격이 의미 있는 증가가 있었다(P=0.004). 그러나 신호 평준화 심전도는 수술 전후 환자군 간에 차이가 없었다. 전체 대상 환자 중 신호 평준화 심전도 측정값이 한가지 이상 후전위의 진단 기준에 해당되는 경우가 수술 전 12명(23%)에서 수술 후 21명(40%)로 증가하였다. 특히 2군과 3군에서는 수술 전에 비해 수술 후에 신호 평준화 심전도의 이상 소견을 보이는 경우가 의미있게 많았다(2군: 20% versus 28%, P<0.001, 3군: 14% versus 64%, P<0.001). 결 론 : 비정상적인 신호 평준화 심전도 값은 수술 후 반흔뿐만 아니라 개심술 자체, 심실의 과부하에 의해서도 발생할 수 있다.

• Clinical and Experimental Pediatrics
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• 제50권5호
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• pp.462-468
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• 2007

목 적 : 활로씨 4징 교정 수술을 받은 환자들에서 추적관찰 기간 동안 신호 평준화 심전도, 표준 12 유도 심전도 검사를 반복적으로 시행하고, 신호 평준화 심전도 상의 후전위, 심전도상의 QRS 기간, QT 간격 및 JT 간격, QRS 기간 분산, QT 간격 분산 및 JT 간격 분산을 측정하여 우심실 용적 부하 기간에 따른 변화를 알아보고자 하였다. 방 법 : 1985년 이후 경북대학교병원에서 활로씨 4징 교정 수술을 받고 1999년과 2005년에 표준 12 유도 심전도와 신호 평준화 심전도를 추적 관찰할 수 있었던 환자 9명을 대상으로 하였다. 대상 환자에서 1999년을 시점 1로, 2005년을 시점 2로 하여 각 시점별로 시행된 12 유도 심전도와 신호 평준화 심전도를 검토하여 표준 12 유도 심전도에서는 QRS 기간, QT 간격 및 JT 간격, QRS 기간 분산, QT 간격 분산 및 JT 간격 분산, SAECG에서는 f-QRS, HFLA, RMS, MV를 측정하였다. 결 과 : 시점 1과 시점 2 사이에서 JT 간격 분산은 통계학적으로 의미 있는 감소가 있었고($101.11{\pm}50.11$ vs $71.11{\pm}22.61ms$, P<0.05), HFLA는 통계학적으로 의미 있는 증가가 있었다($24.67{\pm}13.19$ vs $32.89{\pm}14.21ms$, P<0.05). 그러나 다른 계측치들은 유의한 차이가 없었다. 결 론 : 활로씨 4징 환자의 교정 수술 후 발생할 수 있는 폐동맥 역류증, 우심실 확장, 심실성 부정맥, 급사 등의 후기 부작용을 발견하기 위해 추적 관찰 기간 동안 심전도 및 신호 평준화 심전도를 시행 하였고,일부 계측치에서 유의한 변화를 발견할 수 있었다(JT dispersion, HFLA). 그러나 이러한 계측치의 유의한 변화와 활로씨 4징 환자의 수술 후 예후간의 관계를 규명하기 위해 더 많은 환자에서 더욱 장기적인 추적 관찰이 필요하다.

• 한국방사선학회논문지
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• 제10권8호
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• pp.597-602
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• 2016

현 임상에서는 저에너지 광자를 감소시키기 위한 알루미늄 재질의 부가필터를 이용하고 있다. 하지만, 부가필터의 이용은 X-ray 경화현상으로 인하여 발생하는 산란선량이 화질에 악영향을 미칠 수 있다. 또한, 부적절한 필터 두께를 이용은 환자에게 불필요한 노출이 발생하는 선량 크리프 현상이 나타날 수 있다. 이에 본 연구에서는 부가필터 사용 시 X선 빔 경화현상으로 인한 평균 에너지 증가에 따른 전방 산란선량 발생이 영상 화질에 미치는 영향을 정량적으로 평가하기 위하여 RMS 및 RSD를 측정하였다. 연구 결과, 부가필터 두께가 증가할수록 전방산란율과 더불어 상대표준편차가 증가하는 것으로 나타났다. 본 연구에서 상대표준편차는 평균값에 대한 표준편차가 상대적 크기를 의미한다. 평균값을 신호로 표준편차를 노이즈 성분으로 판단할 때 영상의 해상력에 지표인 신호 대 잡음비가 감소하는 것으로 이해할 수 있다. 이러한 연구 결과를 바탕으로 부가필터 사용에 따른 전방산란율과 화질의 상관관계가 있음을 정량적으로 검증하였다. 결과적으로, 북미방사선방호측정위원회에서 70 kVp 이상의 관전압에서 권고하는 2.5 mmAl 두께의 필터 사용 시 사용하지 않았을 때에 비해 14.6%가 증가되었다. 이러한 연구 결과는 영상 품질 개선을 위한 필터 연구 시 기초 자료로 활용할 수 있을 것으로 사료된다.

• 한국전자파학회논문지
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• 제24권3호
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• pp.219-232
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• 2013

본 논문에서는 손과 같은 물체가 안테나에 접근하였을 때 이탈된 공진 주파수와 임피던스를 자동으로 복원하여 무선기기의 송수신 성능을 항상 최적의 상태로 유지하도록 할 수 있는 UHF 특정 소출력 무선주파수 대역(425 MHz)의 소형 마이크로스트립 안테나를 설계, 제작하였다. 반파장 마이크로스트립 방사체의 양쪽 끝단을 접지면 쪽으로 폴딩하여 소형화하고, 역시 방사체와 접지면 사이에 바랙터 다이오드에 의한 캐패시턴스를 장하한 다음, 각각 역바이어스 전압 조절에 의한 용량을 비대칭적으로 변화시킴으로써, -30 dB 이하의 일률적인 반사 손실을 유지하면서 395 MHz에서 455 MHz까지 연속적인 공진 주파수 조절이 가능한 전압 제어 안테나를 설계하였다. RF 모듈로부터 시험 신호를 안테나에 송출하여, 부정합에 의해 안테나로부터 되돌아 온 반사 신호 레벨을 RSS(Receive Signal Strength) 검출 회로와 오프셋 증폭기를 통하여 마이크로콘트롤러에 입력하고, 그 레벨이 최소가 되도록 안테나의 바이어스 전압을 자동 조절하는 펌웨어를 설계, 시스템을 완성하여 시험한 결과, 손, 금속판, 유전체 등의 물체를 접근시켰을 때 틀어졌던 안테나의 특성이 수 초 이내에 완전하게 복원됨을 확인하였다.

• 대한전자공학회논문지SD
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• 제41권1호
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• pp.53-60
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• 2004

본 논문에서는 샘플링 주파수보다 더 높은 입력 대역폭을 얻기 위해서 개선된 부트스트래핑 기법을 적용한 l0b 150 MSample/s A/D를 제안한다. 제안하는 ADC는 다단 파이프라인 구조를 사용하였고, MDAC의 캐패시터 수를 $50\%$로 줄이는 병합 캐패시터 스위칭 기법을 적용하였으며, 저항 및 캐패시턴스의 부하를 고속에서 구동할 수 있는 기준 전류/전압 발생기와 고속 측정이 용이한 decimator를 온-칩으로 구현하였다. 제안하는 ADC 시제품은 0.18 um IP6M CMOS 공정을 이용하여 설계 및 제작되었고, 시제품 ADC의 측정된 DNL과 INL은 각각 $-0.56{\~}+0.69$ LSB, $-1.50{\~}+0.68$ LSB 수준을 보여준다. 또한, 시제품 측정결과 150 MSample/s 샘플링 주파수에서 52 dB의 SNDR을 얻을 수 있었고, 입/출력단의 패드를 제외한 시제품 칩 면적은 2.2 mm2 (= 1.4 mm ${\times}$ 1.6 mm)이며, 최대 동작 주파수인 150 MHz에서 측정된 전력 소모는 123 mW이다.