• 대한전자공학회논문지SD
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• 제39권9호
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• pp.19-27
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• 2002

실리콘 기판가 교차하는 금속 선의 밑층 기하구조를 고려한 연결선로의 특성이 정교하게 고안된 패턴을 가지고 실험적으로 분석되었다. 이 작업에서, 여러 종류의 밑층 기하구조에 따른 전송선로을 위한 테스트 패턴들을 고안하였고, 신호 특성과 반응은 S-parameter 와 TDR을 통해 측정되었다. 사용된 패턴은 두 개의 알루미늄 선과 한 개의 텅스텐 선을 가지는 deep-submicron CMOS DRAM 기술을 가지고 설계되고 제작되었다. 패턴위에서 측정되 결과 분석으로부터, 라인 파라메터들 (특히 라인 커패시턴스와 저항) 과 그것들에 의한 신호 왜곡에 대한 밑층 구조에 의한 효과는 무시 할수 없음을 발견하였다. 그러한 결과는 고속 클럭과 데이터 라인 같은 글로벌 신호 선이나 패키지 리드의 스큐 발렌스의 심도있고 유용한 이해에 도움이 된다.

• 한국산업정보학회논문지
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• 제6권2호
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• pp.38-46
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• 2001

본 논문은 디지털 필터와 같이 연산 단위가 적은 디지털신호처리 알고리즘을 효과적으로 구현할 수 있는 새로운 형태의 다중 프로세서 시스템 및 이를 위한 스케줄링 알고리즘을 제안한다. 본 논문에서 제안한 다중 프로세서 시스템에서는 한 개 또는 그 이상의 공유 버스를 이용하여 프로세서 사이를 연결하였으며, 각 프로세서에서 명령어가 실행될 때 일정 크기의 시간 차이가 존재한다. 이 시스템은 프로세서 사이의 통신 문제를 효과적으로 해결할 수 있을 뿐만 아니라, 다중프로세서 시스템의 스케줄링 시 프로세서간의 통신 시간을 반영할 수 있다는 장점이 있다. 또한 본 논문에서는 플로우 그래프로 표시된 디지털 필터를 새로운 형태의 다중프로세서 시스템에 최적으로 구현할 수 있는 스케줄링 알고리즘을 개발하였다. 마지막으로 본 연구에서 개발된 스케줄러를 이용하여 잘 알려진 디지털 필터에 대하여 시뮬레이션을 한 결과 대부분의 경우 이론적으로 얻을 수 있는 최소의 반복 주기를 만족시켜주는 스케줄링 결과를 얻을 수 있음을 확인하였다.

• 한국통신학회논문지
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• 제27권6C호
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• pp.625-631
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• 2002

본 논문에서는 유한 필드 GF(2")상에서 모듈러 곱셈 A(x)B(x) mod G(x)를 수행하는 MSB 우선 디지트 시리얼곱셈기를 설계하였다. 이를 위하여 GF(2")상에서 MSB 우선 곱셈 알고리즘으로부터 자료 의존 그래프를 구하고, 이를 이용하여 효율적인 디지트 시리얼 시스톨릭 곱셈기를 설계한다. 설계된 곱셈기에 대한 VHDL 코드를 구하고 시뮬레이션을 거친 후 FPGA 로 구현한다. 구현된 곱셈기는 디지트의 크기를 L로 설정했을 경우 연속적인 입력 데이터에 대해 [m/L) 클럭 사이클 비율로 곱셈의 결과를 출력한다. 본 연구에서 구현된 곱셈기를 기존의 곱셈기와 비교 분석한 결과 시간 및 공간 복잡도가 감소되었으며, 간단한 구조로서 데이터 처리 지연시간을 줄일 수 있다. 또한 본 연구에서 제안한 구조는 단 방향의 신호 흐름 특성을 가지고 있으며, 매우 규칙적이기 때문에 m과 L에 대해 높은 확장성을 가진다.

• 한국정보통신학회논문지
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• 제9권8호
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• pp.1741-1748
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• 2005

본 논문에서는 암호 기능과 함께 데이터 인증 기능을 지원하는 OCB(offsetest codebook)-AES(advanced encryption) 암호 알고리즘을 VLSI로 설계하고 성능을 분석하였다. OCB-AES 암호 알고리즘은 기존 암호 시스템에서 암호 알고리즘과 인증에 구별된 알고리즘과 하드웨어를 사용함에 따른 많은 연산 시간과 하드웨어 문제를 해결하였다. 면적 효율적인 모듈화된 오프셋 생성기와 태그 생성 회로를 내장한 OCB-AES 프로세서는 IDEC 삼성 0.35um CMOS 공정으로 설계되었으며 약 55,700 게이트로 구성되며, 80MHz의 동작주파수로 930 Mbps의 암${\cdot}$복호율을 갖는다. 그리고 무결성과 인증에 사용되는 128 비트 태그를 생성하는데 소요되는 클록사이클 수는 (m+2)${\times}$(Nr+1)이다. 여기서 m은 메시지의 블록 수이며, Nr은 AES 암호 알고리즘의 라운드 수이다. 설계된 프로세서는 높은 암${\times}$복효율과 면적 효율성으로 IEEE 802.11i 무선 랜과 모바일용 SoC(System on chip)에 암호 처리를 위한 소프트 IP(Intellectual Property)로 적용 가능하다.

• 한국정보통신학회논문지
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• 제16권5호
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• pp.1015-1022
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• 2012

본 논문에서는 MD5 및 HAS-160 해쉬 알고리즘을 통합한 하드웨어 설계에 대해 다룬다. MD5와 HAS-160 해쉬 알고리즘은 임의의 길이를 갖는 메시지를 512비트의 메시지 블록 단위로 처리하여 고정된 길이의 해쉬 코드를 출력한다. MD5의 해쉬 코드는 128비트이며, HAS-160 해쉬 코드는 160비트이다. 설계된 통합 해쉬 코어는 HAS-160코어와 비교하여 32%의 슬라이스를 추가적으로 사용하지만, 고정된 메시지 버퍼 공간만을 사용한다. 단계당 1클럭에 수행되는 통합 해쉬 코어는 92MHz에서 동작하며, MD5 모드에서는 724Mbps로 HAS-160 모드에서는 581Mbps의 속도로 메시지를 다이제스트(Digest)하는 성능을 갖는다. 본 논문의 통합 해쉬 코어는 전자상거래, 데이터 무결성, 디지털 서명 등의 분야에서 응용이 가능할 것으로 사료된다.

• 한국정보통신학회논문지
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• 제14권5호
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• pp.1103-1108
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• 2010

주파수 도약 대역확산시스템에서의 광대역 주파수 도약을 위해 주파수 합성기가 널리 이용된다. 이와 같은 주파수 도약 대역확산 송수신기에서의 도약 주파수를 발생시키는 주파수 합성기는 PLL에 의해 실현된다. 따라서 논문에서는 정교한 반송파 발생, 수신기에서의 반송파동기 등을 위해 널리 이용되는 디지털 위상고정루프를 설계하고 결과를 분석하였다. 디지털 위상비교기, 루프필터, DCO 등 디지털 위상고정루프를 구성하는 기본 요소를 소개하였다. 또한 구현된 각 구성요소에 대한 시뮬레이션 결과와 특성들에 대한 분석이 이루어 졌다. 기준입력신호와 DCO의 출력신호의 위상차에 의한 특성을 분석하였다. 루프가 고정이 되었을 때 루프필터의 N값이 이웃하는 값 사이에서 토글되는 현상을 나타내며 이는 출력신호에 위상 지터를 초래한다. 이는 DCO의 클럭인 fc를 증가시키므로 해결이 가능하다.

• 한국정보과학회논문지:시스템및이론
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• 제30권10호
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• pp.586-594
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• 2003

X-Match 알고리즘은 비교적 간단하여 하드웨어로 구현하는 데에 적합한 무손실 압축 알고리즘이다. X-Match 알고리즘은 사이클 당 32비트의 압축이 가능하므로 고속 압축에 적합하다. 그렇지만 버스 폭이 증가됨에 따라서 이에 맞추어서 압축 단위를 증가시킬 필요가 있게 되었다. 본 논문에서는 X-Match 알고리즘을 병렬로 수행하여 압축 속도를 2배 향상시키고 X-Match 알고리즘 거의 비슷한 압축률을 제공하는 협동 병렬 X-Match 알고리즘, 즉 X-MatchCP 알고리즘을 제안한다. 기존의 병렬 X-Match 알고리즘이 X-Match 알고리즘을 병렬로 수행할 매에 각자의 사전을 검색하는 데 비해서 X-MatchCP 알고리즘에서는 X-Match 알고리즘이 병렬로 수행되지만 전체 사전을 검색하여 매칭빈도를 높이도록 하였고 run-length 부호화도 두 워드에 대해서 한꺼번에 하는 방식으로 서로 협동하면서 동작한다 메모리 데이타와 파일 자료를 사용한 시뮬레이션 결과 X-MatchCP 알고리즘은 같은 사전 크기의 X-Match 알고리즘과 거의 비슷한 압축률을 보였다. 그리고 X-MatchCP 알고리즘의 하드웨어 구현을 위한 전체적인 구조 설계를 Verilog 언어를 사용하여 수행하였다.

• 한국정보처리학회논문지
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• 제5권3호
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• pp.862-872
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• 1998

본 논문에서는 경계면 스캔 구조에서의 클럭 입력을 갖는 순서회로를 위한 지연시험 구조와 지연시험 절차를 개발하였다. 지연시험 대상회로가 클럭 입력을 갖는 순서회로일 경우, 기존의 경계면 스캔 구조에서의 지연시험은 중복패턴의 입력, 클럭 입력과 데이터 입력과의 시간 간격과, 패턴 입력과 응답값 캡쳐까지의 시간 문제에 의해 적절치 않음을 보였다. 본 논문에서 제안하는 ARCH-S는 클럭 카운팅 기술을 이용하여 정해진 수의 클럭을 대상회로의 클럭 입력선에 적용시킴으로써 대상회로에 입력되는 입력 패턴의 중복을 피할 수 있다. 또한 대상회로를 정상 속도에서 동작할 수 있도록 시스템 클럭을 TCK로 사용한다. 연속적인 클럭 발생에 TCK를 사용함으로써 대상회로를 정상 속도에서 검증할 수 있다. 제안된 ARCH-S 구조는 시뮬레이션을 통해 동작의 정확성과, 기존의 구조와 비교하여 향상된 성능을 가짐을 확인하였다.

• 한국정보전자통신기술학회논문지
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• 제1권2호
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• pp.91-98
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• 2008

국내 지상파 DMB방송 표준에서는 2003년 말 국제 표준으로 제정한 MPEG-4 BSAC(Bit Sliced Arithmetic Coding) 오디오 복호화 방식를 표준으로 채택하였다. 본 논문에서는 MPEG-4 BSAC 오디오 복호화기의 주요 도구 및 모듈에 대해 32비트 고정소수점 연산으로 구현하고 ARM926EJ-S 프로세서에 인라인 어셈블리(Inline Assembly)를 적용하여 최적화 한다. 최적화에 대해 본 논문에서는 RISC프로세서인 ARM926EJ-S의 Core Cycle을 가장 높게 발생시키는 곱셈 및 MAC(Multiply And Accumulation)연산에 집중한다. 그리고 각 모듈 및 도구에서 빈번히 발생하는 곱셈 연산과 MAC연산의 처리를 효율적으로 하기 위하여 대상 프로세서인 ARM926EJ-S에서 사용 가능한 ARMv5용 어셈블리 명령어를 분석하여 사용한다. 최적화된 결과는 MIPS(Million Instruction Per Second)를 기준으로 평가한다. 구현 결과는 96kbps BSAC bitstream을 65MHz CPU clock에서 실시간으로 디코딩할 수 있음을 보여준다.

• 전기학회논문지
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• 제67권6호
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• pp.745-752
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• 2018

ICs(Integrated circuits) for nuclear power plant exposed to radiation environment occur malfunctions and data errors by the TID(Total ionizing dose) effects among radiation-damage phenomenons. In order to protect ICs from the TID effects, this paper proposes a radiation-hardening of the logic circuit(D-latch) which used for the data synchronization and the clock division in the ICs design. The radiation-hardening technology in the logic device(NAND) that constitutes the proposed RH(Radiation-hardened) D-latch is structurally more advantageous than the conventional technologies in that it keeps the device characteristics of the commercial process. Because of this, the unit cell based design of the RH logic device is possible, which makes it easier to design RH ICs, including digital logic circuits, and reduce the time and cost required in RH circuit design. In this paper, we design and modeling the structure of RH D-latch based on commercial $0.35{\mu}m$ CMOS process using Silvaco's TCAD 3D tool. As a result of verifying the radiation characteristics by applying the radiation-damage M&S (Modeling&Simulation) technique, we have confirmed the radiation-damage of the standard D-latch and the RH performance of the proposed D-latch by the TID effects.