• E2M - 전기 전자와 첨단 소재
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• 제12권9호
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• pp.1-9
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• 1999

• 통합자연과학논문집
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• 제3권1호
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• pp.7-18
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• 2010

Ethylene-bridged silsesquioxane resins were synthesized from two monomers: 1,2-bis(trimethoxysilyl)ethane and methyltrimethoxysilane. The silsesquioxane thin films were spin-coated from the copolymerized resins on silicon wafer. Metal insulator metal (MIM), metal insulator semiconductor (MIS) devices were utilized to investigate the electrical properties of the copolymerized thin films. As the films were inserted as gate insulator in the OTFT devices, the field effect mobilitites were evaluated by employing Poly(3-hexylthiophene) (P3HT) as organic semiconductor, which shows that their dielectric properties and mobility values are dependent on the molecular structures and Si-OH concentration involving in the films.

• 대한전자공학회논문지
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• 제21권5호
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• pp.90-99
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• 1984

양면에서 텅스텐 램프를 조사하는 실리콘 재결정시의 SOI(silicon-on-insulator) 다층구조에 대한 1차원적 온도 및 열원(열원)의 분포를 SOR(successive over-relaxation)방법을 이용하여 정상상태의 열방정식의 해로부터 구하였다. 열원의 분포는 광원의 스펙트럼, SOI sample 내부 계면에서의 다중반사, 광흡수 계수의 온도, 주파수 의존성 등을 고려하여 구하였으며, 열 방정식의 경계조건이 되는 wafer의 전면과 후면의 온도는 혹체복사 조건으로부터 구하였다. 내부계면에서는 전도열속(conduction heat flux)과 복사열속(radiation heat flux)에 의한 연속조건을 만족하도록 하였다. 본 문제에서의 온도분포와 열원의 분포는 상호간에 큰 영향을 주게 되므로, 두가지 변수가 일치되는 값을 보일 때까지 iteration을 계속하였다. Pyrometer을 이용하여 측정한 wafer 전면의 온도는 약1200°K이었고 이때의 simulation 결과는 1120°K 정도로 나타났다.

• Transactions on Electrical and Electronic Materials
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• 제9권6호
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• pp.231-236
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• 2008

B, P, and Cs ions were implanted with various parameters into silicon nitride layers prepared by LPCVD. In order to get the maximum impurity concentration at the silicon nitride surface, a high temperature oxide (HTO) buffer layers was deposited prior to the implantation. Alkali ion and pH sensing properties of the layers were investigated with an electrolyte-insulator-silicon (EIS) structure using high frequency capacitance-voltage (HF-CV) measurements. The ion sensing properties of implanted silicon nitrides were compared to those of as-deposited silicon nitride. Band Cs co-implanted silicon nitrides showed a pronounced difference in pH and alkali ion sensing properties compared to those of as-deposited silicon nitride. B or P implanted silicon nitrides in contrast showed similar ion sensitivities like those of as-deposited silicon nitride.

• 센서학회지
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• 제3권2호
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• pp.74-80
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• 1994

Silicon direct bonding 기술은 잔류 응력이 없고, 안정한 특성을 가진 센서의 제작과 silicon-on-insulator 소자의 제조에 널리 이용되고 있다. SDB의 공정 절차는 크게 실리콘 웨이퍼의 수산화 공정 과정과 wet oxidation fumace에서 고온의 열처리 공정 과정을 거치게 된다. 수산화 공정을 행한 후, Fourier transformation-infrared spectroscopy를 사용하여 실리콘 웨이퍼 표면을 분석하여 보면, 실리콘 웨이퍼의 표면에서는 수산화기가 생성됨을 알 수 있다. 실험 결과, $H_{2}O_{2}\;:\; H_{2}SO_{4}$ 용액을 사용한 친수성 용액 처리의 경우에 있어서는 수산화기가 3474 $cm^{-1}$ 주위의 넓은 영역에서 관찰되었다. 그러나, diluted HF 용액의 경우에 있어서는 수산화기가 관찰되지 않았다. 접합된 실리콘웨이퍼를 tetramethylammonium hydroxide 식각 용액을 사용하여 식각 공정을 수행하였다. 식각 공정은 자동 식각 중지가 수행되었으며, 식각된 표면은 평탄하고 균일하였다. 그러므로, 이러한 SDB 기술은 우수한 특성을 가진 압력, 유속, 가속도 센서 등과 같은 센서의 제작 및 센서 응용 분야에 이용될 수 있을 것이다.

• ETRI Journal
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• 제17권4호
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• pp.1-12
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• 1996

A novel body-tied silicon-on-insulator(SOI) n-channel metal-oxide-semiconductor field-effect transistor with grounded body electrode named GBSOI nMOSFET has been developed by wafer bonding and etch-back technology. It has no floating body effect such as kink phenomena on the drain current curves, single-transistor latch and drain current overshoot inherent in a normal SOI device with floating body. We have characterized the interface trap density, kink phenomena on the drain current ($I_{DS}-V_{DS}$) curves, substrate resistance effect on the $I_{DS}-V_{DS}$ curves, subthreshold current characteristics and single transistor latch of these transistors. We have confirmed that the GBSOI structure is suitable for high-speed and low-voltage VLSI circuits.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2009년도 제38회 동계학술대회 초록집
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• pp.146-146
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• 2010

일반적인 MOSFET (Metal-Oxide-Semiconductor-Field-Effect-Transistor)은 소스와 드레인의 형성을 위해서 불순물을 주입하고 고온의 열처리 과정을 거치게 된다. 이러한 고온의 열처리 과정 때문에 녹는점이 낮은 메탈게이트와 게이트 절연막으로의 high-k 물질의 사용에 제한을 받게된다. 이와 같은 문제점을 보완하기 위해서 소스와 드레인 영역에 불순물 주입공정 대신에 금속접합을 이용한 Schottky Barrier Tunnel Transistor (SBTT)가 제안되었다. SBTT는 $500^{\circ}C$ 이하의 저온에서 불순물 도핑없이 소스와 드레인의 형성이 가능하며 실리콘에 비해서 수십~수백배 낮은 면저항을 가지며, 단채널 효과를 효율적으로 제어할 수 있는 장점이 있다. 또한 고온공정에 치명적인 단점을 가지고 있는 high-k 물질의 적용 또한 가능케한다. 본 연구에서는 p-type SOI (Silicon-On-Insulator) 기판을 이용하여 Pt-silicide 소스와 드레인을 형성하고 전기적인 특성을 분석하였다. 또한 본 연구에서는 기존의 sidewall을 사용하지 않는 새로운 구조를 적용하여 메탈게이트의 사용을 최적화하였고 게이트 절연막으로써 실리콘 옥사이드를 스퍼터링을 이용하여 증착하였기 때문에 저온공정을 성공적으로 수행할 수 있었다. 이러한 게이트 절연막은 열적으로 형성시키지 않고도 70 mv/dec 대의 우수한 subthreshold swing 특성을 보이는 것을 확인하였고, $10^8$정도의 높은 on/off current ratio를 갖는 것을 확인하였다.

• 전기전자학회논문지
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• 제18권2호
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• pp.214-219
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• 2014

본 논문에서는 실리콘 카바이드(silicon carbide)를 기반으로 한 tilt-implanted trench Schottky diode(TITSD)를 제안한다. 4H-SiC 트랜치 쇼트키 다이오드(trench Schottky diode)에 형성되는 트랜치 측면에 경사 이온주입(tilt-implantation)을 하여 소자가 역저지 상태(reverse blocking mode)로 동작 시 trench insulator가 모든 퍼텐셜(potential)을 포함하는 구조를 제안하고, 그 특성을 시뮬레이션을 통해 확인하였다. TITSD는 트랜치의 측면(sidewall)에 nitrogen을 $1{\times}10^{19}cm^{-3}$ 으로 도밍(doping) 하여 항복전압(breakdown voltage) 특성도 경사 이온주입을 하지 않았을 때와 같게 유지하면서 trench oxide insulator가 모든 퍼텐셜을 포함하도록 함으로써 termination area를 감소시켰다. 트랜치 깊이(trench depth)를 $11{\mu}m$로 깊게 하고 최적화된 폭(width)을 선택함으로써 2750V의 항복전압을 얻었고, 동급의 항복전압을 가진 가드링(guard ring) 구조보다 termination area를 38.7% 줄일 수 있다. 이에 대한 전기적 특성은 synopsys사의 TCAD simulation을 사용하여 분석하였으며, 그 결과를 기존의 구조와 비교하였다.

• Journal of Information Display
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• 제6권2호
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• pp.16-18
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• 2005

Hybrid insulator pentacene thin film transistors (TFTs) are fabricated with thermally grown oxide and cross-linked polyvinylalcohol (PVA) including surface treatment by dilute ploymethylmethacrylate (PMMA) layer on $n^+$ doped silicon wafer. Through the optimization of $SiO_2$ layer thickness in hybrid insulator structure, carrier mobility is increased to more than 35 times than that of the TFT which has only a gate insulator of $SiO_2$ at the same electric field. The carrier mobility of $1.80cm^2$/V-s, subthreshold swing of 1.81 V/decade, and $I_{on}/I_{off}$ current ratio> $1.10{\times}10^5$ are obtained less than -30 V bias condition. The result is one of the best reported performances of pentacene TFTs with hybrid insulator including cross-linked PVA layer as a gate insulator at relatively low voltage operation.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.130-130
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• 2011

최근 반도체 메모리 산업의 발전과 동시에 발생되는 문제들을 극복하기 위한 새로운 기술들이 요구되고 있다. DRAM (dynamic random access memory) 의 경우, 소자의 크기가 수십 나노미터 영역으로 줄어들면서, 단채널 효과에 의한 누설전류와 소비전력의 증가 등이 문제가 되고 있다. 하나의 캐패시터와 하나의 트랜지스터로 구성된 기존의 DRAM은, 소자의 집적화가 진행 되어 가면서 정보저장 능력이 감소하는 것을 개선하기 위해, 복잡한 구조의 캐패시터 영역을 요구한다. 이에 반해 하나의 트랜지스터로 구성되어 있는 1T-DRAM의 경우, 캐패시터 영역이 없는 구조적인 이점과, SOI (silicon-on-insulator) 구조의 기판을 사용함으로써 뛰어난 전기적 절연 특성과 기생 정전용량의 감소, 그리고 기존 CMOS (complementary metal oxide semiconductor) 공정과의 호환성이 장점이다. 또한 새로운 물질 혹은 구조를 적용하여, 개선된 전기적 특성을 통해 1T-DRAM의 메모리 특성을 향상 시킬 수 있다. 본 연구에서는, SOI와 SGOI (silicon-germanium-on-insulator) 및 sSOI (strained-si-on-insulator) 기판을 사용한 MOSFET을 통해, strain 효과에 의한 전기적 특성 및 메모리 특성을 평가 하였다. 그 결과 strained-Si층과 relaxed-SiGe층간의 tensile strain에 의한 캐리어 이동도의 증가를 통해, 개선된 전기적 특성 및 메모리 특성을 확인하였다. 또한 채널층의 결함이 적은 sSOI 기판을 사용한 1T-DRAM에서 가장 뛰어난 특성을 보였다.