• 제목/요약/키워드: signal processor

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AUV의 운동계측을 위한 스트랩-다운형 관성계측장치(IMU)의 개발 (A Strap-Down Inertial Measuring Unit for Motion Measurement of an AUV)

  • 이판묵;전봉환;이종식;오준호;김도현
    • 한국해양공학회지
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    • 제11권1호
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    • pp.95-105
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    • 1997
  • This paper presents a Inertial Measuring Unit(IMU) for motion measurement of an AUV. The IMU is composed of three parts: inertial sensors with three servo accelerometers and three rate gyros, an analog/digital interface board, and a signal processing board with TMS320C31 DSP processor. The IMU is a class of strap-down inwetial navigation system does not applicable directly to the navigation system in consequence of the AUV and integrated sensors for an integrated navigation system of the AUV. Fast calculstion of direction cosine matrix for the coordinate transformation body to reference is obtained through the DSP processor. A switching algotrithm is used to lessen the low frequency drift effect of the gyros in the vertical plane with use of low pass filtering of the signal of the accelerometers.

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DSP를 이용한 영구 자석형 선형 동기전동기의 직접 추력 제어 (Direct Thrust Control of Permanent Magnet Linear Synchronous Motor using Digital Signal Processor)

  • 김덕진;우경일;권병일;박승찬
    • 대한전기학회:학술대회논문집
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    • 대한전기학회 1999년도 추계학술대회 논문집 학회본부 A
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    • pp.49-51
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    • 1999
  • The direct thrust control of permanent magnet linear synchronous motor using digital signal processor (DSP) is presented. The motor self inductance, the initial flux linkage by the permanent magnet is calculated in advance by the finite element analysis. The equivalent circuit method and the digital signal processor are used for the simulation and experiment, respectively. The simulation and experimental results such as, thrust, current and speed responses to the commands are examined.

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유체속도 측정을 위한 레이저 도플러 유속계의 구성에 관한 연구 (A Study on the Construction of LDV System for a Measurement of the Fluid Velocity)

  • 최종원;조재흥;정명세
    • 전자공학회논문지A
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    • 제28A권5호
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    • pp.361-369
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    • 1991
  • The optics and the signal processor of dual beam laser Doppler velocimeter(LDV) was fabricated. By using the dual beam and the forward scattering, the optics part of LDV was fabricated. And the signal processor of LDV was designed by the frequency counter type using new 11:6 period timing device in order to remove error signals, and was made of the reference clock of a 500 MHz ECL oscillator. Doppler frequencies from 10KHz to 70MHz can be measured using the signal processor. In the accuracy of the period counting part, from 1.81x10**-4% to 1.27% is estimated, and in the accuracy of the validation logic part, from 0.78% to 14.78% is estimated.

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DSP를 이용한 영구 자석형 선형 동기전동기의 직접 추력 제어 (Direct Thrust Control of Permanent Magnet Type Linear Synchronous Motor by using Digital Signal Processor)

  • 우경일;김덕진;권병일
    • 대한전기학회논문지:전기기기및에너지변환시스템부문B
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    • 제49권8호
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    • pp.514-521
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    • 2000
  • This paper presents a direct thrust control scheme for permanent magnet linear synchronous motor(PMLSM) by using digital signal processor(DSP). And a simulation method for the direct thrust control of a permanent magnet linear synchronous motor using the equivalent circuit is presented. The detent force that was obtained by cubic spline method is considered in the simulation. Thrust correction coefficient is utilized to estimate actual thrust on the direct thrust control, which considers the longitudinal end effect due to the finite core length of the permanent magnet linear synchronous motor. The motor self inductance, the initial flux linkage by the permanent magnet is calculated in advance by the finite element analysis, and then the direct control simulation is carried out. As the results, thrust, current and speed are shwon.

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FPGA 임베디드 프로세서 시스템을 사용한 실시간 SONAR 선호 디스플레이 시스템의 구현 (An Implementation of Real-Time SONAR Signal Display System using the FPGA Embedded Processor System)

  • 김동진;김대웅;박영석
    • 융합신호처리학회논문지
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    • 제12권4호
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    • pp.315-321
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    • 2011
  • 선박이나 함정에서 일반적으로 사용되는 SONAR 신호용 CRT 모니터 디스플레이 시스템은 벡터 주사 방식을 사용한다. 그래서 시스템의 처리회로가 복잡하고, 부품 생산이 폐쇄되어 부품 수급이 어렵고 가격이 고가이다. FPGA 기반 임베디드 프로세서 시스템은 회로를 단순화함과 더불어 코어설계를 쉽게 재구성함으로써 각종 응용 적용에 유연하고, 저가격대로 고속 성능을 제공한다. 본 논문은 기존 CRT시스템의 문제점을 극복하기 위해서 FPGA 임베디드 프로세서 시스템을 사용하여 SONAR 신호 LCD 디스플레이 시스템을 구현하였다. 제안한 접근법은 기존 시스템에 비해 X-Y 편향과 CRT 제어 블록을 FPGA 임베디드 프로세서 시스템으로 대체함으로써 시스템 구성의 단순성과 유연성을 확보할 수 있고, 또한 저가격화를 가능하게 한다. 구현된 시스템은 SONAR 신호를 실시간으로 획득하고 LCD에 디스플레이하는 것이 가능하다.

Identification of Motion Platform Using the Signal Compression Method with Pre-Processor and Its Application to Siding Mode Control

  • Park, Min-Kyu;Lee, Min-Cheol
    • Journal of Mechanical Science and Technology
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    • 제16권11호
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    • pp.1379-1394
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    • 2002
  • In case of a single input single output (SISO) system with a nonlinear term, a signal compression method is useful to identify a system because the equivalent impulse response of linear part from the system can be extracted by the method. However even though the signal compression method is useful to estimate uncertain parameters of the system, the method cannot be directly applied to a unique system with hysteresis characteristics because it cannot estimate all of the two different dynamic properties according to its motion direction. This paper proposes a signal compression method with a pre-processor to identify a unique system with two different dynamics according to its motion direction. The pre-processor plays a role of separating expansion and retraction properties from the system with hysteresis characteristics. For evaluating performance of the proposed approach, a simulation to estimate the assumed unknown parameters for an arbitrary known model is carried out. A motion platform with several single-rod cylinders is a representative unique system with two different dynamics, because each single-rod cylinder has expansion and retraction dynamic properties according to its motion direction. The nominal constant parameters of the motion platform are experimentally identified by using the proposed method. As its application, the identified parameters are applied to a design of a sliding mode controller for the simulator.

비대칭적 멀티코어 디지털 신호처리 프로세서의 성능 연구 (A Performance Study of Asymmetric Multi-core Digital Signal Processor Architectures)

  • 이종복
    • 한국인터넷방송통신학회논문지
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    • 제15권5호
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    • pp.219-224
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    • 2015
  • 최근에 멀티코어 프로세서 구조가 디지털 신호처리 프로세서의 성능을 개선하기 위하여 광범위하게 이용되고 있다. 이러한 멀티코어 프로세서는 크게 대칭적 구조와 비대칭적 구조로 나뉜다. 비대칭적 멀티코어 프로세서는 대칭적 멀티코어 프로세서에 비하여 더욱 성능이 높고 효율적이라고 알려져 있다. 본 논문에서는 비대칭적 멀티코어 디지털 신호처리 프로세서가 대칭적 멀티코어 디지털 신호처리 프로세서에 대하여 갖는 성능의 우수성을 고찰하기 위하여, 다양한 구성을 갖는 비대칭적 쿼드코어, 옥타코어 및 헥사데카코어 디지털 신호처리 프로세서에 대하여 UTDSP 벤치마크를 입력으로 하여 모의실험을 수행하여 그 성능을 측정하고 비슷한 하드웨어 규모의 대칭적 멀티코어 디지털 신호처리 프로세서와 그 성능을 비교하였다.

헤일레이션 방지 디스크를 이용한 소형 카메라 이미지 화질개선 연구 (Research for Image Enhancement using Anti-halation Disk for Compact Camera Module)

  • 김태규;송인호;한찬호
    • 융합신호처리학회논문지
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    • 제17권1호
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    • pp.26-31
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    • 2016
  • 본 논문에서는 소형 카메라 모듈의 화질을 분석하는 시스템을 제안하고 이를 이용하여 렌즈의 성능을 평가하며, 플레어 및 헐레이션 방지 디스크를 삽입하여 렌즈의 성능이 개선되는 효과를 검증한다. 카메라 모듈의 화질을 평가하는 카메라 모듈 화질검증 시스템과 이미지 신호 처리기(Image Signal Processor, ISP) 내부의 레지스터를 제어하는 카메라 모듈 제어 프로그램 및 화질분석 소프트웨어를 개발한다. 제안된 헐레이션 방지 디스크를 삽입된 카메라 모듈의 화질을 기존 카메라 모듈의 화질과 비교평가에서 획득된 영상의 해상도, 밝기, 색재현 등의 성능을 검증한다.

MANET에서 상황인식 기반의 UoC Architecture 구현 (Implementation of a Context-awareness based UoC Architecture for MANET)

  • 두경민;이강환
    • 한국정보통신학회논문지
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    • 제12권6호
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    • pp.1128-1133
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    • 2008
  • 상황인식(Context-aware)은 인간-컴퓨터 상호작용의 단점을 극복하기 위한 방법으로써 많은 주목을 받고 있다. 본 논문에서는 UoC(Ubiquitous system on Chip)로 구현될 수 있는 상황인식 시스템 구조를 제안한다. 본 논문은 유비쿼터스 컴퓨팅 시스템을 구현하기 위해 CRS(Context Recognition Switch)와 DOS(Dynamic and Optimal Standard)의 개념을 포함한 Pre-processor, HPSP(High Performance Signal Processor), Network Topology Processor의 부분으로 구성된 UoC Architecture를 제안한다. 또한, IEEE 802.15.4 WPAN(Wireless Personal Area Network) Standard에 의해 구현된 UoC를 보여준다. 제안된 상황인식 기반의 UoC Architecture는 주거 환경에서 컨텍스트를 인식하여 사용자를 지원하는 지능형 이동 로봇 등에 적용될 수 있을 것이다.

BIT SLICE SIGNAL PROCESSOR를 이용한 DCT의 구현 (Implementation of DCT using Bit Slice Signal Processor)

  • 김동록;고석빈;백승권;이태수;민병구
    • 대한전기학회:학술대회논문집
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    • 대한전기학회 1987년도 전기.전자공학 학술대회 논문집(II)
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    • pp.1449-1453
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    • 1987
  • A microprogrammable Bit Slice Sinal Processor for image processing is implemented. Processing speed is increased by the parallelism in horizontal microprogram using 120bits microcode, pipelined architecture, 2 bank memory switching that interfaces with the Host through DMA, a variable clock control, overflow checking H/W,look-up table method and cache memory. With this processor, a DCT algorithm which uses 2-D FFT is performed. The execution time for $512{\times}512{\times}8$ image is 12 sec when 16 bit operation is runned, and the recovered image has acceptable quality with MSE 0.276%.

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