• 대한전기학회:학술대회논문집
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• 대한전기학회 2001년도 하계학술대회 논문집 D
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• pp.2193-2195
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• 2001

This paper proposes test strategy detecting the faulted digital device or the faulted digital circuit on the digital circuit board using signature analysis technique based on the polynoimal division theory. SSA(serial Signature Analysis) identifies the faults by comparing the reminder from good device and reminder from the tested device, which reminder is obtained by enforcing the data stream outputed from output pins of tested device on LFSR(Linear Feedback Shift Resister) representing the characteristic equation.

• 한국정보통신학회논문지
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• 제11권2호
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• pp.322-329
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• 2007

본 논문에서는 디지털 의료 영상 및 진단 분야 그리고 산업용으로도 활용 가능한 싱글 포톤 계수형 영상센서를 $0.18{\mu}m$ triple-well CMOS(Complementary Metal Oxide Semiconductor) 공정을 사용하여 설계하였다. 설계된 Readout 칩용 싱글 픽셀은 디지털 X-ray 이미지 센서모듈을 간단화 하기 위해 단일 전원전압을 사용하였으며, Preamplifier의 출력 전압인 signal voltage(${\Delta}Vs$)를 크게 하기 위해 Folded Cascode CMOS OP amp를 이용한 Preamplifier를 설계하였으며, 기존의 Readout 칩 외부에서 인가하던 threshold voltage를 Readout 칩 내부에서 생성해 줄 수 있도록 Externally Tunable Threshold Voltage Generator 회로를 새롭게 제안하였다. 그리고, Photo Diode에서 발생하는 Dark Current Noise를 제거하기 위한 Dark Current Compensation 회로를 제안하였으며, 고속 counting이 가능하고, layout 면적이 작은 15bit LFSR(Linear Feedback Shift Resister) Counter를 설계하였다.

• 한국정보통신학회논문지
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• 제11권2호
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• pp.330-336
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• 2007

본 논문에서는 디지털 의료 영상 및 진단 분야 그리고 산업용으로도 활용 가능한 싱글 포톤 계수형 영상센서를 $0.18{\mu}m$ triple-well CMOS(Complementary Metal Oxide Semiconductor) 공정을 사용하여 설계하였다. 설계된 Readout 칩용 싱글 픽셀은 디지털 X-ray 이미지 센서모듈을 간단화 하기 위해 단일 전원전압을 사용하였으며, Preamplifier의 출력 전압인 signal voltage(${\Delta}Vs$)를 크게 하기 위해 Folded Cascode CMOS OP amp를 이용한 Preamplifier를 설계하였으며, 기존의 Readout 칩 외부에서 인가하던 threshold voltage를 Readout 칩 내부에서 생성해 줄 수 있도록 Externally Tunable Threshold Voltage Generator 회로를 새롭게 제안하였다. 그리고, Photo Diode에서 발생하는 Dark Current Noise를 제거하기 위한 Dark Current Compensation 회로를 제안하였으며, 고속 counting이 가능하고, layout 면적이 작은 15bit LFSR(Linear Feedback Shift Resister) Counter를 설계하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2004년도 학술대회 논문집 정보 및 제어부문
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• pp.632-634
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• 2004

First for high-qualify images and reducing process-error and driving speed, the designed 8-bit data driving circuit consists of a constant transconductance bias circuit, D-F/Fs by shift registers using static transmission gates, 1st latch and 2nd latch by tristate inverters, level shifters, current steering segmented D/A converters by 4MSB thermometer decoder and 4LSB weighted type. Second, we designed gray amp for power saving. These data driving circuits are designed with $0.35-{\mu}m$ CMOS technologies at 3.3 V and 18 V power supplies and simulated with HSPICE.

• 한국통신학회논문지
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• 제29권5C호
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• pp.595-600
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• 2004

선형복잡도(linear complexity)가 크고 균형(balance) 특성이 좋은 수열은 스트림 암호(stream cipher) 또는 보안성이 요구되는 대역 확산 통신(spread spectrum communication) 등에 이용될 수 있다. 이러한 수열을 발생하기 위하여, 최대길이 수열(m-sequence)을 계층 구조의 비선형 피드포워드 로직(NLFFL; Non-Linear Feed-Forward Logic) 필터 함수에 통과 시켜 랜덤 수열을 얻는 방법이 Groth에 의해 제안되었다. 본 논문에서는 Groth의 계층 구조를 변형하여 Langford 연결법과 같은 특별한 비선형 연결 방법 없이도 잡음 특성이 좋은 수열을 발생시킬 수 있는 방법을 제시한다.

• 한국통신학회논문지
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• 제6권1호
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• pp.32-37
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• 1981

本 論文에서는 3値 Rate Multipher에 對한 設計法을 硏究하였다. 이미 發表된 3値 計數器를 利用하는 方法보다 高速으로 動作할 수 있는 새로운 設計法. 즉 Shift Resister를 利用하여 Rate Multiplier를 構成하는 方法을 提案하고 前者의 方法과 比較 設計하였다. 이 設計法에 依한 回路構成은 3値 Inverter를 除外하고는 Binary 素子를 그대로 쓸 수 있게 한 점이 特徵이며, 集積化하는 過程에서도 現在의 IC 設計方法에 可能의 支障을 주지 않는다.

• 한국통신학회논문지
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• 제18권8호
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• pp.1146-1158
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• 1993

In this paper, parallel scrambling techniques are considered for practical use in the SDH transmission and the ATM transmission. In the ATM transmission, there are two ways of transmitting ATM cells - the SDH-based and the cell-based - and the corresponding scrambling techniques differ accordingly. For the SDH transmission and the SDH-based ATM transmission, the FSS (frame synchronous scrambling) is applied to the STM frames : while for the cell-based ATM trans-mission, the DSS(distributed sample scrambling) is used on the ATM cell stream. The parallel scrambling techniques are examined for the FSS and the DSS, and applied to achieve the parallel FSSs for use in the SDH and the SDH-based ATM transmission along with the parallel DSS applicable to the cell-based ATM transmission. The resulting(8, 4) PSRG(parallel shift resister generator) and (8, 16) PSRG based parallel scramblings are directly applicable for the STM-1 rate processing of the STM-4 and STM-16 scramblings, respectively. Likewise, the resulting (1, 8)PSRG and double-sampling-double-correction based parallel scrambling techniques can be practically used for a low-rate processing of the SDH-based and the cell-based ATM signal scrambling respectively.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2005년도 전력전자학술대회 논문집
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• pp.758-761
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• 2005

This paper describes the acoustic noise spectra of the pseudo-random carrier modulation technique according to the different PRBS(Pseudo Random Binary Sequence) bits. To confirm the validity of the proposed method, a 130v three-phase 5-level inverter motor drives was implemented. The harmonics spectra broadening effect of pseudo random carrier and the acoustic noise radiated from the inverter drives were discussed and verified according to the different bits of shift resister operating as PRBS.

• 한국산업정보학회논문지
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• 제9권1호
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• pp.43-48
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• 2004

본 논문에서는 GF(2m)상에서 Linear Feedback Shift Register 구조기반의 새로운 구조를 제안한다. 먼저 모듈러 곱셈기와 제곱기를 제안하고, 이를 기반으로 곱셈과 제곱을 동시에 수행할 수 있는 구조를 설계한다. 제안된 구조는 기약다항식으로 모든 계수가 1인 속성의 All One Polynomial 을 이용한다. 제안된 구조는 구조복잡도면에서 기존의 구조들보다 훨씬 효율적이다. 제안된 곱셈기는 공개키 암호의 핵심이 되는 지수기의 구현을 위한 효율적인 기본구조로 사용될 수 있다.

• 대한전자공학회논문지SD
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• 제45권6호
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• pp.43-48
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• 2008

일반적으로 자체 테스트 동작은 입력 벡터들 사이에 상호 연관성이 없기 때문에 더 많은 전력을 소비하는 것으로 알려져 있다. 이러한 점은 회로에 손상을 유발할 뿐 아니라 배터리 수명에도 악영향을 미치기 때문에 반드시 해결되어야 할 과제 중 하나이다. 이를 위해 본 논문에서는 새로운 방식의 BIST(Built-In Self Test) 구조를 제안하여 테스트 동작에서의 천이를 감소시키고, 이를 통해 전력소모를 줄이고자 한다. 제안하는 구조에서는 LFSR(Linear Feedback Shift Register)을 통해 생성되는 pseudo-random 테스트 벡터가 스캔 경로로 들어가기 전에 3 bit씩 모아 더 적은 천이를 가지는 4 bit의 패턴으로 변형한다. 이러한 변형과 그에 대한 복원 과정은 기존의 스캔 BIST 구조에서 Bit Generator와 Bit Dropper라는 모듈을 추가하여 간단히 구현하였다. 제안하는 구조를 ISCAS'89 benchmark 회로에 적용한 결과 약 62%의 천이 감소를 확인하였고 이를 통해 제안하는 구조의 효율성을 검증하였다.