• JSTS:Journal of Semiconductor Technology and Science
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• 제15권2호
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• pp.168-176
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• 2015

Due to the reduction in device feature size, transient faults (soft errors) in logic circuits induced by radiations increase dramatically. Many researches have been done in modeling and analyzing the susceptibility of sequential circuit elements caused by soft errors. However, to the best knowledge of the authors, there is no work which has well considerated the feedback characteristics and the multiple clock cycles of sequential circuits. In this paper, we present a new method for evaluating the susceptibility of sequential circuit elements to soft errors. The proposed method uses four Error Propagation Probability Matrixs (EPPMs) to represent the error propagation probability of logic gates and flip-flops in current clock cycle. Based on the predefined matrix union operations, the susceptibility of circuit elements in multiple clock cycles can be evaluated. Experimental results on ISCAS'89 benchmark circuits show that our method is more accurate and efficient than previous methods.

• Journal of Multimedia Information System
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• 제6권4호
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• pp.323-328
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• 2019

In this paper, a method of constructing an advanced sequential circuit over finite fields is proposed. The method proposed an algorithm for assigning all elements of finite fields to digital code from the properties of finite fields, discussed the operating characteristics of T-gate used to construct sequential digital system of finite fields, and based on this, formed sequential circuit without trajectory. For this purpose, the state transition diagram was allocated to the state dependency code and a whole table was drawn showing the relationship between the status function and the current state and the previous state. The following status functions were derived from the status function and the preceding table, and the T-gate and the device were used to construct the sequential circuit. It was confirmed that the proposed method was able to organize sequential digital systems effectively and systematically.

• Journal of Computing Science and Engineering
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• 제6권4호
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• pp.257-266
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• 2012

This paper overviews clock design problems related to the circuit reliability in deep submicron design technology. The topics include the clock polarity assignment problem for reducing peak power/ground noise, clock mesh network design problem for tolerating clock delay variation, electromagnetic interference aware clock optimization problem, adjustable delay buffer allocation and assignment problem to support multiple voltage mode designs, and the state encoding problem for reducing peak current in sequential elements. The last topic belongs to finite state machine (FSM) design and is not directly related to the clock design, but it can be viewed that reducing noise at the sequential elements driven by clock signal is contained in the spectrum of reliable circuit design from the clock source down to sequential elements.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제11권5호
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• pp.2680-2700
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• 2017

Finite field arithmetic over GF($2^m$) is used in a variety of applications such as cryptography, coding theory, computer algebra. It is mainly used in various cryptographic algorithms such as the Elliptic Curve Cryptography (ECC), Advanced Encryption Standard (AES), Twofish etc. The multiplication in a finite field is considered as highly complex and resource consuming operation in such applications. Many algorithms and architectures are proposed in the literature to obtain efficient multiplication operation in both hardware and software. In this paper, a modified serial multiplication algorithm with interleaved modular reduction is proposed, which allows for an efficient realization of a sequential polynomial basis multiplier. The proposed sequential multiplier supports multiplication of any two arbitrary finite field elements over GF($2^m$) for generic irreducible polynomials, therefore made versatile. Estimation of area and time complexities of the proposed sequential multiplier is performed and comparison with existing sequential multipliers is presented. The proposed sequential multiplier achieves 50% reduction in area-delay product over the best of existing sequential multipliers for m = 163, indicating an efficient design in terms of both area and delay. The Application Specific Integrated Circuit (ASIC) and the Field Programmable Gate Array (FPGA) implementation results indicate a significantly less power-delay and area-delay products of the proposed sequential multiplier over existing multipliers.

• 한국정보처리학회논문지
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• 제3권3호
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• pp.564-571
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• 1996

본 논문에서는 새로운 ASIC 구조로 최근에 관심을 모으고 있는 TLU형 FPGA를 위한 순차회로 기술 매핑에 관한 것이다. 본 고에서 제안하는 TLU형 FPGA를 위한 순차회로 기술 매핑방법은 먼저 6개 또는 7개의입력을가지는 조합 및 순차 노드에대해서 전처리 기를 사용하여 한 출력 CLB에매핑하고, 매핑안된나머지 중 순차회로합병 조건에 만족 하는 6개 혹은 7개 입력 변수를 갖는 노드부터 CLB에 매핑한다. 본 고에서 제안한 순차 회로 기술 매핑 방법이 간단하면서 만족스런 수행 시간과 결과를 얻었다. 여러개의 벤치마크 화로를 sis-pga(map_together 및 map_scparate)순차회로 합성 시스템과 비교 하였으며, 실험결과는 본 시스템이 sis-pga 보다 17% 이상 성능이 좋다는 결과를 보여 주고 있다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -1
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• pp.220-223
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• 2002

The digital logic systems(DLS) is classified into digital combinational logic systems(CDLS) and digital sequential logic systems(SDLS). This paper presents a method of constructing the digital sequential logic systems without feedback. Firstly we assign all elements in Finite Fields to P-valued digit codes using mathematical properties of Finine Fields. Also, we discuss the operarional properties of the building block T-gate that is used to realizing digital sequential logic systems over Finite Fields. Then we realize the digital sequential logic systems without feedback. This digital sequential logic systems without feedback is constructed ny following steps. Firstly, we assign the states in the state-transition diagram to state P-valued digit dodo, then we obtain the state function and predecessor table that is explaining the relationship between present state and previous states. Next, we obtained the next-state function and predecessor table. Finally, we realize the circuit using T-gate and decoder.

• 대한전자공학회논문지
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• 제24권5호
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• pp.823-832
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• 1987

This pper presents a method for constructing multiple-valued logic sequential machines based on Galois field. First, we assign all elements in GF(2**m) to bit codes using mathematical properties of GF(2**m). Then, we realized the sequencial machine circuits with and withoutm feed-back. 1) Sequential machines with feed-back are constructed by using only MUX from state-transition diagram expressing the information of sequential machines. 2) Sequential machines without feed-back are constructed by following steps. First, we assigned states in state-transition disgram to state bit codes, then obtained state function and predecessor table explaining the relationship between present states and previous states. Next, we obtained next-state function from state function and predecessor table. Finally we realized the circuit using MUX and decoder.

• 한국정보통신학회논문지
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• 제14권12호
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• pp.2724-2729
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• 2010

본 논문에서는 유한체상의 순차디지털시스템을 구성하는 방법을 제안하였다. 제안한 방법은 유한체의 성질로 부터 유한체상의 모든 원소를 디지트코드로 할당하는 알고리즘을 제안하였고, 유한체상의 순차디지털시스템을 구성하는데 사용하는 T-gate의 동작특성에 대해 논의하였으며, 이를 토대로 궤환이 없는 순차디지털시스템을 구성하였다. 이를 위해 상태천이도를 상태디지트코드로 할당하였고, 상태함수와 현재상태와 이전상태와의 관계를 나타내는 전순표를 도출하였다. 다음에 상태함수와 전순표로부터 다음상태함수를 도출하였으며, 이를 T-gate와 복호기를 시용하여 순차디지털시스템을 구성하였다. 제안한 방법으로 효과적이고 체계적으로 순차디지털시스템을 구성할 수 있었음을 확인하였다.

• 대한전자공학회논문지SD
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• 제45권12호
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• pp.1-7
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• 2008

Magnetic Tunnel Junction (MTJ)는 비휘발성 소자로서 그간 기억소자분야에 국한되어왔으나, 최근 다양한 연구들에 의하여 자기논리 (magneto-logic) 회로에 사용되면서 기존 트랜지스터 기반의 논리연산자를 대체할 수 있는 가능성을 보이고 있으며, 논리회로까지 확장 적용되어 스핀전자공학 분야의 새로운 장을 열 것으로 기대되어지고 있다. 자체 저장 능력을 갖는 MTJ 소자로 구현된 자기논리 회로는 전원이 꺼져도 정보가 그대로 유지되고, 또한, 불 (Boolean) 연산 수행 시 단순한 입력변화만으로 다양한 논리 연산자 구현이 가능한 구조적인 유연성을 보이므로, 물리적으로 완성된 회로 내에서 얼마든지 재구성이 가능한 자기논리 회로를 구현할 수 있다. 본 논문에서는 단순한 조합논리나 순차논리 회로의 동작을 넘어서, 임의의 3비트 논리회로 동작을 모두 수행할 수 있는 자기논리 회로를 제안한다. 이를 위해 3비트 논리회로 중에서 최대의 복잡성을 갖는 논리회로를 MTJ 소자를 사용하여 설계하였고, 그 동작을 이전 논문에서 제안된 바 있는 macro-model을 보완 적용하여 검증하였다. 제안된 회로는 3비트로 구현할 수 있는 가장 복잡한 논리회로의 동작을 수행할 뿐만 아니라, 전류구동회로의 게이트 신호들을 변화시킴으로써 임의의 3비트 논리 회로의 동작을 모두 수행하는 것이 가능하다.

• 한국산학기술학회논문지
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• 제17권5호
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• pp.717-722
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• 2016

본 논문은 고장발생 초기 고장전류의 크기에 따라 피크전류제한 기능을 갖도록 하나의 철심에 기존 1차 코일과 2차 코일이 병렬로 연결된 초전도 소자 1과 추가적인 철심을 사용하여 3차 권선에 초전도 소자 2가 연결된 자기결합형 초전도한류기를 제안하였다. 이중 철심을 이용하여 코일 1과 코일 2간 병렬로 연결한 자기결합형 초전도한류기가 고장발생시 피크전류를 초전도 소자 1만이 분담하는 것을 확인할 수 있었다. 그 이유는 초기 사고전류의 순간적인 요소가 커서 초전도 소자 1이 ?치되어 작동하였으나, 코일 3에 흐르는 전류가 임계전류를 초과하지 않았고, 이로 인해 초전도 소자 2가 ?치되어 작동하지 않았기 때문이다. 사고 시 피크전류를 순차적인 초전도 소자로 제한하기 위해서는 코일 1이 낮은 자기인덕턴스 값을 갖고 있으면서도 코일 2보다 코일 3이 보다 높은 자기인덕턴스 값을 갖도록 설계해야 할 것이다. 또한, 고장 발생 초기 사고전류의 크기를 결정하는 고장조건 중의 하나인 1차 코일과 2차 코일간의 권선비가 0.25일 때 두 SFCL의 전류제한 및 회복특성에 대한 검증을 선로단락실험을 통해 분석되었다. 이 단락실험의 분석결과, 가극결선인 경우가 감극결선한 경우보다도 전류제한 및 회복특성이 더욱 우수함을 확인할 수 있었다.