• 한국진공학회:학술대회논문집
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• 한국진공학회 2013년도 제45회 하계 정기학술대회 초록집
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• pp.221-221
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• 2013

Vertical LED (VLED) has been recognized as a way to obtain the high-power LED due to their advantages [1]. However, approximately 4% of the light generated from the active region is extracted, if the light extraction from side walls and back side is neglected because of Fresnel reflection (FR) and total internal reflection (TIR) [2,3]. In this study, the optical simulation of the VLED with the various microstructures was performed. Among them, the microlens having the diameter of 3 ${\mu}m$ and the height of 1.5 ${\mu}m$ shown the best result was chosen, and then, optimized microlens was formed on a GaN template using conventional semiconductor process. Various microstructures were proposed to improve the light extraction efficiency (LEE) of the VLED for the simulation. The LEE was simulated using LightTools based on a Monte Carlo ray tracing. The microstructures with hemisphere, cone, truncated and cylinder pattern having diameter of 3 ${\mu}m$ were employed on the top layer of the VLED respectively. The improvement of the LEE by using the microstructure is 87% for the hemisphere, 77% for the cone, 53% for the truncated, 21% for the cylinder, compared with the LEE of the flat surface at the reflectance of 85%. The LEE was increased by 88% at the height of 1.5 ${\mu}m$, compared with the LEE of the flat surface. We found that the microlens on the top layer is the most suitable for increasing the LEE. In order to apply the proposed microlens on n-GaN surface, we fabricated microlens on a GaN template. A photoresist array having hexagonal-closed packed microlens was fabricated on the GaN template. Then, optimization of etching the GaN template was performed using a dry etching process with ICP-RIE. The dry etching carried out using a gas mixture of Cl2 and Ar, each having a flow rate of 16 sccm and 10 sccm, respectively with RF power of 50 W, ICP power of 900 W and chamber pressure of 2 mTorr was the optimum etching condition as shown in Fig. 2(a).

• 마이크로전자및패키징학회지
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• 제31권2호
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• pp.54-62
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• 2024

SICM (scanning ion conductivity microscopy)은 nanopipette이 시료에 접근하게 되면서 tip에 인가되는 전류값의 변화가 발생하는데, 이를 이용하여 시료의 표면 형상을 측정하는 분석기술이다. 본 연구는 SICM mapping의 기본이 되는 tip과 시료 간의 거리에 의한 전류 반응곡선인 approach curve에 대해 연구한 결과를 담고 있다. Approach curve에 대해 우선 시뮬레이션 해석을 진행하였으며, 이를 기반으로 실험을 병행하여 이 둘 사이의 반응 곡선 차이를 분석하였다. 시뮬레이션 해석을 통해 tip과 시료와의 거리가 tip 내경의 절반 이하로 가까워지면서 current squeezing 효과를 확인할 수 있었다. 하지만, 시뮬레이션에 반영된 단순 이온 통로 감소에 의한 전류밀도 감소는 실제 실험을 통해 측정된 current squeezing 효과에 비해 훨씬 작은 것으로 측정되었다. 이는 나노 스케일의 매우 좁은 통로에서 이온전도도는 확산계수에 의한 단순 Nernst-Einstein 관계를 따르는 것이 아니라, tip과 시료가 만들어 내는 벽면에서의 유체역학적 유동 저항성을 고려하는 것이 추가로 필요할 것으로 보인다. 향후 이러한 SICM 측정은 전기화학 표면 반응성을 분석하는 SECM (scanning electrochemical microscopy) 측정기술과 통합되어 SECM 측정 한계를 보완될 수 있을 것으로 기대된다. 그렇게 되면, 반도체 배선 공정 및 패키징 공정에 사용되고 있는 다양한 패턴 형상에서 무전해 도금의 촉매 반응과 전기도금에서 유기첨가제 작용의 국부적 차이를 직접적으로 측정하는 것이 가능하게 될 것으로 기대된다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2004년도 ICCAS
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• pp.981-985
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• 2004

In this paper we designed the motor control IP Core and evaluate its quality from the viewpoint of IP reuse. The most attractive merit of this methodology, so called IP-based hardware design, is hardware reuse. Although various vendors designed hardware with the same specification and got the same functional results, all that IPs is not the same quality in the reuse aspect. As tremendous calls for SoC have been increased, associated research about IP quality standard, VSIA(Virtual Socket Interface Alliance) and STARC(Semiconductor Technology Academic Research Center), has been doing best to make the IP quality evaluation system. And they made what conforms to objective IP design standard. We suggest the methodology to evaluate our own designed motor control IP quality with this standard. To attain our goal, we designed motor control IP that could control the motor velocity and position with feedback compensation algorithm. This controller has some IP blocks : digital filter, quadrature decoder, position counter, motion compensator, and PWM generator. Each block's functionality was verified by simulator ModelSim and then its quality was evaluated. To evaluate the core, We use Vnavigator for lint test and ModelSim for coverage check. During lint process, We adapted the OpenMORE's rule based on RMM (Reuse Methodology Manual) and it could tell us our IP's quality in a manner of the scored value form. If it is high, its quality is also high, and vice versa. During coverage check ModelSim-SE is used for verifying how our test circuits cover designs. This objective methods using well-defined commercial coverage metrics could perform a quantitative analysis of simulation completeness. In this manner, We evaluated the designed motor control IP's quality from the viewpoint of reuse. This methodology will save the time and cost in designing SoC that should integrate various IPs. In addition to this, It can be the guide for comparing the equally specified IP's quality. After all, we are continuously looking forward to enhancing our motor control IP in the aspect of not only functional perfection but also IP reuse to prepare for the SoC-Compliant motor control IP design.

• Korean Chemical Engineering Research
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• 제55권5호
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• pp.609-617
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• 2017

목질계 바이오매스는 바이오 연료 및 바이오 화학제품 생산을 위한 재생 가능 자원이다. 푸르푸랄(furfural, FF)은 목질계 바이오매스의 헤미셀룰로스로부터 화학적 촉매전환으로 유도되는 주요한 플랫폼 케미칼이다. 테트라히드로푸르푸릴 알코올(Tetrahydrofurfuryl alcohol, THFA)은 FF의 유도체로 열적 화학적 안정성을 지닌 친환경 용매로 이용 가능하다. FF를 THFA로 전환하는 실험적 연구가 다수 존재함에도 불구하고, FF로부터 THFA의 대량생산에 관한 경제적 실현가능성에 관한 연구는 거의 수행되지 않았다. 개발된 전환기술의 상용화 단계에서 기술적 병목점 확인과 스케일업 문제의 해결을 위한 정보를 얻기 위해 실증플랜트 규모의 연구가 필요하다. 본 연구에서는 FF의 THFA로의 화학적 촉매전환에 대해 공정 시뮬레이션 및 기술경제성 평가가 수행되며, 3가지 단계(통합 공정 디자인, 열 통합, 경제성 평가)를 거친다. 실험연구 결과를 기반으로 전환공정과 분리공정을 포함하는 실증플랜트 규모의 통합공정이 설계된다. FF 처리량은 일일 255톤이며, FF로부터 THFA로의 수율은 63.2~67.9 mol%이다. 통합공정에 대해 열 통합을 수행하여 가열요구량을 최초 대비 14.4~16.4% 감소시킬 수 있었다. 최종적으로 경제성 평가를 통해 전체 공정의 주요 비용원을 분석하고 THFA의 최소판매가격을 결정하였다. 개발된 공정에서 생산되는 THFA의 최소판매가격은 1톤당 2,120~2,340 달러로, 현재 THFA의 시장 가격에 근접한다.

• 전력전자학회논문지
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• 제11권5호
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• pp.463-470
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• 2006

본 논문에서는 새로운 방식의 3상 전력품질 외란발생기를 제안하였다. 제안한 방식은 전압새그(sag), 스웰(swell), 순간정전, 전압불평형, 과전압, 저전압 뿐 아니라 위상급변 발생도 가능하다. 전압변동의 각 모드별 동작해석을 하였으며, 특히 위상급변 모드에서의 위상변위량을 정량적으로 제시하였다. 위상변위량은 외란발생기를 구성하는 변압기들의 변압비에 의해 결정되므로 변위량의 설정이 용이하다. 기존방식에 비하여 구조가 간단하고 주요 구성품이 SCR 사이리스터와 변압기류이므로 시스템의 신뢰도가 높고 저렴한 비용으로 구현이 가능하다는 특징이 있다. 또한 PWM 스위칭 없이 동작이 이루어지므로 효율을 극대화할 수 있으며 제어도 용이하다. 각 모드별 동작을 시뮬레이션을 통하여 확인하였으며 5kVA 용량의 부하조건에서 실험을 수행하여 제안한 방식의 타당성을 입증하였다. 제안한 방식의 외란발생기는 UPS, DVR, DSTATCOM, SSTS 등의 전력품질 개선장치들의 성능시험을 하는데 있어서 효과적이고 경제적인 시스템을 구현하고자 하는 경우에 크게 기여할 것으로 기대한다.

• 해양환경안전학회지
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• 제25권6호
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• pp.802-808
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• 2019

직류전동기는 속도제어가 간단하고, 출력 토크특성이 우수한 장점으로 윈치나 카고 펌프 모터 등으로 선박에서 많이 사용되었으며, 전기추진선박이 도입된 초기에는 선박용 추진전동기로도 적용되었다. 하지만 브러시와 정류기와 같은 기계적 정류장치의 단점으로 인해 최근에는 직류전동기와 전기적인 특성은 매우 유사하지만 기계적인 정류장치를 설치하지 않고 반도체 소자를 이용한 전자적인 정류장치를 사용하는 브러시리스 직류전동기의 사용이 증가하고 있다. 기존의 브러시리스 직류전동기를 구동하기 위한 인버터 시스템은 2상여자방식을 사용하므로 역기전력파형이 사다리꼴모양으로 되며, 이로인해 전류가 흐르는 권선이 바뀌는 상전류 전환 구간에서 고조파와 토크리플이 발생하게 된다. 이러한 고조파와 토크리플을 저감하기 위한 다양한 방안이 연구되어 발표되었으며, 본 연구에서는 전력분석프로그램을 이용하여 브러시리스 직류전동기의 구동회로에 비례적분 속도전류제어기 알고리즘을 구현한 Cascaded H-Bridge 멀티레벨 인버터를 적용하였다. 모델링한 브러시리스 직류전동기의 시뮬레이션을 통해 제안하는 전동기의 구동방식을 적용하는 경우에 기존의 구동방식에 비해 전동기 입력측 전압파형 개선과 고조파 및 토크리플이 현저히 저감되는 결과를 확인할 수 있었다.

• 전자공학회논문지D
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• 제36D권10호
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• pp.9-16
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• 1999

Flash EEPROM 셀에서 기존의 ONO 구조의 IPD를 사용하면 peripheral MOSFET의 게이트 산화막을 성장할 때에 사용되는 세정 공정을 인하여 ONO 막의 상층 산화막이 식각되어 전하 보존 특성이 크게 열화되었으나 IPD 공정에 ONON 막을 사용하면 그 세정 공정시에 상층 질화막이 상층 산호막이 식각되는 것을 방지시켜 줌으로 전하보존 특성이 크게 개선되었다. ONON IPD 막을 갖고 있는 Flash EEPROM 셀의 전화 보존 특성의 모델링을 위하여 여기서는 굽는(bake) 동안의 전하 손실로 인한 문턱전압 감소의 실험식으로 ${\Delta}V_t\; = \;{\beta}t^me^{-ea/kT}$을 사용하였으며, 측정 결과 ${\beta}$=184.7, m=0.224, Ea=0.31 eV의 값을 얻었다. 이러한 0.31 eV의 활성화 에너지 값은 굽기로 인한 문턱전압의 감소가 층간 질화막 내에서의 트립된 전자들의 이동에 의한 것임을 암시하고 있다. 한편, 그 모델을 사용한 전사 모사의 결과는 굽기의 thermal budget이 낮은 경우에 실험치와 잘 일치하였으나, 반면에 높은 경우에는 측정치가 전사 모사의 결과보다 훨씬 더 크게 나타났다. 이는 thermal budge가 높은 경우에는 프로그램시에 층간 질화막 내에 트립되어 누설전류의 흐름을 차단해 주었던 전자들이 빠져나감으로 인하여 터널링에 의한 누설전류가 발생하였기 때문으로 보여졌다. 이러한 누설전류의 발생을 차단하기 위해서는 ONON 막 중에서 층간 질화막의 두께는 가능한 얇게 하고 상층 산화막의 두께는 가능한 두껍게 하는 것이 요구된다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권1호
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• pp.91-105
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• 2016

Carbon Nanotube Field-Effect Transistors (CNTFETs) have been studied as candidates for post Si CMOS owing to the better electrostatic control and high mobility. To enhance the immunity against short - channel effects (SCEs), the novel channel and gate engineered architectures have been proposed to improve CNTFETs performance. This work presents a comprehensive study of the influence of channel and gate engineering on the CNTFET switching, high frequency and circuit level performance of carbon nanotube field-effect transistors (CNTFETs). At device level, the effects of channel and gate engineering on the switching and high frequency characteristics for CNTFET have been theoretically investigated by using a quantum kinetic model. This model is based on two-dimensional non-equilibrium Green's functions (NEGF) solved self - consistently with Poisson's equations. It is revealed that hetero - material - gate and lightly doped drain and source CNTFET (HMG - LDDS - CNTFET) structure can significantly reduce leakage current, enhance control ability of the gate on channel, improve the switching speed, and is more suitable for use in low power, high frequency circuits. At circuit level, using the HSPICE with look - up table(LUT) based Verilog - A models, the impact of the channel and gate engineering on basic digital circuits (inverter, static random access memory cell) have been investigated systematically. The performance parameters of circuits have been calculated and the optimum metal gate workfunction combinations of ${\Phi}_{M1}/{\Phi}_{M2}$ have been concluded in terms of power consumption, average delay, stability, energy consumption and power - delay product (PDP). In addition, we discuss and compare the CNTFET-based circuit designs of various logic gates, including ternary and binary logic. Simulation results indicate that LDDS - HMG - CNTFET circuits with ternary logic gate design have significantly better performance in comparison with other structures.

• 한국음향학회지
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• 제23권8호
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• pp.554-561
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• 2004

반도체 기술과 멀티미디어 통신기술이 발달하면서 고품위 영상과 다중 채널의 오디오에 관심을 갖게 되었다. MPEG 오디오 계층 3 디코더는 표준안에 기반을 둔 프로세서로써 기존에 많이 구현되어 있다. MPBG-1오디오 계층3 디코더의 합성필터는 디코더 전체에서 가장 많은 연산을 필요로 하기 때문에 고속 프로세서를 설계하기 위해서는 연산량을 줄일 수 있는 새로운 방식의 합성필터를 필요로 한다. 따라서 본 논문에서는 MPEG-1 오디오 계층 3의 핵심부분인 합성필터 부분을 DALUT (distributed arithmetic look-up table)방식을 이용하여 FPGA (Field Programmable Gate Array)에 구현하였다. 고속 필터를 설계하기 위해서 승산기 대신에 DALUT방식을 사용하였고, 파이프라인 구조를 사용하였으며, 데이터를 코사인 함수와 곱셈한 결과를 테이블로 만듦으로써 곱셈기를 제거하여 30%의 성능향상을 얻었다. 본 논문에서의 하드웨어 설계는 모두 VHDL (VHSIC Hardware Description Language)로 기술하였다. VHDL 시뮬레이션은 ALDEC사의 Active-HDL 6.1과 Model-sim 및 합성은 Synplify Pro 7.2v을 사용하였다. 대상 라이브러리는 XILINX사의 XC4010E, XC4020BX, XC4052 XL, P&R 툴은 XACT Ml.4를 사용하여 구현하였다. 구현된 프로세서는 20MHz∼70MHz사이에서 동작한다.

• 대한전자공학회논문지SD
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• 제42권9호
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• pp.9-18
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• 2005

60 nm C-MOSFET 기술 분기점 이상의 고성능, 저전력 트랜지스터를 구현 시키기 위해 SiGe/SiO2/Si위에 성장된 strained Si의 두께가 전자 이동도에 미치는 영향을 두 가지 관점에서 조사 연구하였다. 첫째, inter-valley phonon 산란 모델의 매개변수들을 최적화하였고 둘째, strained Si 반전층의 2-fold와 4-fold의 전자상태, 에너지 밴드 다이어그램, 전자 점유도, 전자농도, phonon 산란율과 phonon-limited 전자이동도를 이론적으로 계산하였다. SGOI n-MOSFET의 전자이동도는 고찰된 SOI 구조의 Si 두께 모든 영역에서 일반적인 SOI n-MOSFET보다 $1.5\~1.7$배가 높음이 관찰 되었다. 이러한 경향은 실험 결과와 상당히 일치한다. 특히 strained Si의 두께가 10 nm 이하일 때 Si 채널 두께가 6 nm 보다 작은 SGOI n-MOSFET에서의 phonon-limited 전자 이동도는 일반 SOI n-MOSFET과 크게 달랐다. 우리는 이러한 차이가 전자들이 suained SGOI n-MOSFET의 반전층에서 SiGe층으로 터널링 했기 때문이고, 반면에 일반 SOI n-MOSFET에서는 캐리어 confinement 현상이 발생했기 때문인 것으로 해석하였다. 또한 우리는 10 nm와 3 nm 사이의 Si 두께에서는 SGOI n-MOSFET의 phonon-limited 전자 이동도가 inter-valley phonon 산란율에 영향을 받는 다는 것을 확인하였으며, 이러한 결과는 더욱 높은 드레인 전류를 얻기 위해서 15 nm 미만의 채널길이를 가진 완전공핍 C-MOSFET는 stained Si SGOI 구조로 제작하여야 함을 확인 했다