• 한국전기전자재료학회논문지
• /
• 제25권9호
• /
• pp.755-758
• /
• 2012

We developed a new solar simulator to evaluate a large-scale solar cell using seven kinds of LEDs (Infrared, Red, Yellow, Green, Blue, White and Ultra Violet LED). LED solar simulator can be displaced the existing solar simulator which has several demerits such as high power consumption and short lifetime. We have tried to fabricate LED solar simulator which fulfills the spectrum for AM 1.5G condition, and to verify the feasibility of LED solar simulator.

• 한국광학회지
• /
• 제13권4호
• /
• pp.314-318
• /
• 2002

저전압(~1 ㎸)에서 구동되어 수 ㎁의 전류를 얻을 수 있는 초소형 전자 칼럼(microcolumn) 설계를 위한 프로브(probe) 빔의 직경이 최소가 되는 전자 광학계의 조건을 조사하였다. 프로브 빔의 최소 직경은 전자 방출원의 특성에 의존하는데, 동일 조건의 광학계에 대하여 thermal field emitter(TFE)인 경우 ~20 ㎚인 반면 cold field emitter(CFE)인 경우 ~10 ㎚인 것으로 조사되었다.

• 마이크로전자및패키징학회지
• /
• 제13권4호
• /
• pp.1-7
• /
• 2006

WLCSP(wafer level chip size package)는 웨이퍼 레벨에서 패키지 공정이 이루어지는 차세대 패키지 중 하나이다. WLCSP는 웨이퍼 레벨에서 패키지 공정이 이루어진다는 특징으로 인하여 웨이퍼당 생산되는 반도체 칩의 수에 따라 그 패키징 비용을 크게 줄일 수 있다는 장점이 있다. 그러나 응력 버퍼 역할을 하는 기판을 없애는 혁신적인 구조로 인하여 솔더 조인트의 신뢰성이 기존의 BGA 패키지에 비하여 취약하게 되는데, 이러한 솔더 조인트 신뢰성에 대하여 반도체 칩과 솔더볼을 연결하는 폴리머 절연층은 열팽창계수 차이에 의해 발생하는 응력을 흡수하는 중요한 역할을 하게 된다. 본 연구에서는 하이닉스에서 개발한 Omega-CSP를 사용하여 솔더볼 배열 변화와 제 1 절연층의 특성에 따른 솔더 조인트의 열피로 특성을 평가하였다. 그 결과 절연층의 특성 변화가 솔더 조인트의 열피로 특성에 주는 영향은 솔더볼 배열 구조에 따라 변화되는 것을 확인하였다.

• 반도체디스플레이기술학회지
• /
• 제21권1호
• /
• pp.148-154
• /
• 2022

As the 4th industrial age approaches, the demand for semiconductors is increasing enough to be used in all electronic devices. At the same time, semiconductor technology is also developing day by day, leading to ultraprecision and low power consumption. Semiconductors that keep getting smaller generate heat because the energy density increases, and the generated heat changes the shape of the semiconductor package, so it is important to manage. The temperature change is not only self-heating of the semiconductor package, but also heat generated by external damage. If the package is deformed, it is necessary to manage it because functional problems and performance degradation such as damage occur. The package burn in test in the post-process of semiconductor production is a process that tests the durability and function of the package in a high-temperature environment, and heat dissipation performance can be evaluated. In this paper, we intend to review a new material formulation that can improve the performance of the adapter, which is one of the parts of the test socket used in the burn-in test. It was confirmed what characteristics the basic base showed when polyamide, a high-molecular material, and alumina, which had high thermal conductivity, were mixed for each magnification. In this study, functional evaluation was also carried out by injecting an adapter, a part of the test socket, at the same time as the specimen was manufactured. Verification of stiffness such as tensile strength and flexural strength by mixing ratio, performance evaluation such as thermal conductivity, and manufacturing of a dummy device also confirmed warpage. As a result, it was confirmed that the thermal stability was excellent. Through this study, it is thought that it can be used as basic data for the development of materials for burn-in sockets in the future.

• 한국전기전자재료학회:학술대회논문집
• /
• 한국전기전자재료학회 2010년도 하계학술대회 논문집
• /
• pp.242-242
• /
• 2010

산화 알루미늄($Al_2O_3$) 박막을 p-type Czochralski(CZ) Si 위에 Remote Plasma Atomic Layer Deposition(RPALD)을 이용하여 저온 공정으로 증착하였다. Photolithography 공정으로 grid 패턴을 형성한 후 열 증착기로 알루미늄을 증착하여 MIS-IL (Metal-Insulator-Semiconductor Inversion Layer) solar cell을 제작하였다. 반응소스로는 Trimethylaluminum (TMA)과 $O_2$를 이용하였다. $Al_2O_3$ 박막의 전기적 특성 평가를 위해 MIS capacitor를 제작하여 Capacitance-voltage (C-V), Current-voltage (I-V), Interface state density ($D_{it}$)를 평가하였으며 Solar simulator를 이용하여 MIS-IL Solar cell의 Efficiency을 측정하였다.

• 대한산업공학회지
• /
• 제36권1호
• /
• pp.42-51
• /
• 2010

The semiconductor industry is highly capital and technology intensive. Technology advancement on circuit design and process improvement requires chip makers continuously to invest a new fabrication facility that costs more than 3 billion US dollars. Especially major semiconductor companies recently started to discuss 450mm fabrication substituting existing 300mm fabrication of which facilities were initiated to build in 1998. If the plan is consolidated, the yield of 450mm facility would be more than doubled compared to existing 300mm facility. In steps of this important investment, facility layout has been acknowledged as one of the most important factors to be competitive in the market. This research proposes a new concept of semiconductor facility layout using hexagonal floor plan and its compatible material flow pattern. The main objective of this proposal is to improve the productivity of the unified layout that has been popularly used to build existing facilities. In this research, practical characteristics of the semiconductor fabrication are taken into account to develop a new layout alternative based on the analysis of Chung and Tanchoco (2009). The performance of the proposed layout alternative is analyzed using computer simulation and the results show that the new layout alternative outperforms the existing layout alternative, unified layout. However, a few questions on space efficiency to the new alternative were raised in communication with industry practitioners. These questions are left for a future study.

• 한국전기전자재료학회논문지
• /
• 제25권3호
• /
• pp.165-169
• /
• 2012

Power semiconductor devices are widely used as high voltage applications to inverters and motor drivers, etc. The blocking voltage is one of the most important parameters for power semiconductor devices. And cause of junction curvature effects, the breakdown voltage of the device edge and device unit cells was found to be lower than the 'ideal' breakdown voltage limited by the semi-infinite junction profile. In this paper, Propose the methods for field ring design by DOE (Design of Experimentation). So The field ring can be improve for breakdown voltage and optimization.

• 한국전기전자재료학회:학술대회논문집
• /
• 한국전기전자재료학회 2007년도 추계학술대회 논문집
• /
• pp.179-180
• /
• 2007

반도체의 최소 회로 선폭이 감소함에 따라 Contact 저항이 크게 증가하게 된다. Contact 저항을 낮추기 위하여 Tungsten Metal Contact을 일반적으로 사용하며, Si 기판과의 Ohmic 접촉 및 WF6의 Fluorine과 Si 반응을 억제하기 위한 Barrier Metal로 Ti/TiN 이중막을 사용한다. 본 논문에서는 90nm급 이하 제품의 CVD Ti/TiN Barrier Metal이 유발하는 불량 현상과 원인 규명에 대하여 연구하였으며, Ohmic Contact형성을 위해 TiSix형성 최적화 방안에 대해 정리하였다.

• 한국전기전자재료학회:학술대회논문집
• /
• 한국전기전자재료학회 2004년도 하계학술대회 논문집 Vol.5 No.1
• /
• pp.243-246
• /
• 2004

W CMP 공정에서 abrasive 의 size 및 shape 에 따른 CMP 거동에 대해 관찰하였으며, 주요 제거 막질인 W 막질과 stopping layer 로 사용되는 Oxide 막질에 대한 압력(P)과 상대 속도(V) 영향성을 관찰하였다. CMP 제거량이 입자의 size 변화에 의존한다는 기존의 이론과는 달리 응집도(aggregate ratio) 변화가 주요 변수임을 밝혀 내었다. 한편, 각 막질에 대한 P,V 영향성 평가를 통해, 변형된 Prestonian equation 이 abrasive size 및 shape 에 상관없이 W 막질의 제거 거동을 설명하는데 중요한 역할을 수행함을 보였다. 그렇지만, W CMP 공정에서 stopping layer 로 사용되는 oxide 막질의 거동을 설명하는 데에는 어려움이 있었으며, 특히 P,V 에 의한 비선형적 removal rate(RR) 거동발생으로 인해 기존의 이론치와는 많은 차이를 나타내었다. 또한, abrasive size 와 shape 에 따라서도 복잡한 거동을 나타낸다.

• 한국전기전자재료학회:학술대회논문집
• /
• 한국전기전자재료학회 2004년도 하계학술대회 논문집 Vol.5 No.1
• /
• pp.280-283
• /
• 2004

This paper discribes the design concept, fabrication process and measuring result of 2.5kV Gate Commutated Thyristor devices. Integrated gate commutated thyristors(IGCTs) is the new power semiconductor device used for high power inverter, converter, static var compensator(SVC) etc. Most of the ordinary GTOs(gate turn-off thyristors) are designed as non-punch-through(NPT) concept; i.e. the electric field is reduced to zero within the N-base region. In this paper, we propose transparent anode structure for fast turn-off characteristics. And also, to reach high breakdown voltage, we used 2-stage bevel structure. Bevel angle is very important for high power devices, such as thyristor structure devices. For cathode topology, we designed 430 cathode fingers. Each finger has designed $200{\mu}m$ width and $2600{\mu}m$ length. The breakdown voltage between cathode and anode contact of this fabricated GCT device is 2,715V.