• 정보보호학회논문지
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• 제10권3호
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• pp.77-83
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• 2000

This paper presents a new modular multiplier for Montgomery multiplication using iterative small carry save adder. The proposed multiplier is more flexible and suitable for long bit multiplication due to its scalable property according to design area and required computing time. We describe the word-based Montgomery algorithm and design architecture of the multiplier. Our analysis and simulation show that the proposed multiplier provides area/time tradeoffs in limited design area such as IC cards.

• 전기전자학회논문지
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• 제25권4호
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• pp.625-633
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• 2021

몽고메리 모듈러 곱셈의 유연한 하드웨어 구현을 위한 확장 가능형 아키텍처를 기술한다. 처리요소 (processing element; PE)의 1차원 배열을 기반으로 하는 확장 가능형 모듈러 곱셈기 구조는 워드 병렬 연산을 수행하며, 사용되는 PE 개수 N_PE에 따라 연산 성능과 하드웨어 복잡도를 조정하여 구현할 수 있다. 제안된 아키텍처를 기반으로 SEC2에 정의된 8가지 필드 크기를 지원하는 확장 가능형 몽고메리 모듈러 곱셈기(scalable Montgomery modular multiplier; sMM) 코어를 설계했다. 180-nm CMOS 셀 라이브러리로 합성한 결과, sMM 코어는 N_PE=1 및 N_PE=8인 경우에 각각 38,317 등가게이트 (GEs) 및 139,390 GEs로 구현되었으며, 100 MHz 클록으로 동작할 때, N_PE=1인 경우에 57만회/초 및 N_PE=8인 경우에 350만회/초의 256-비트 모듈러 곱셈을 연산할 수 있는 것으로 평가되었다. sMM 코어는 응용분야에서 요구되는 연산성능과 하드웨어 리소스를 고려하여 사용할 PE 수를 결정함으로써 최적화된 구현이 가능하다는 장점을 가지며, ECC의 확장 가능한 하드웨어 설계에 IP (intellectual property)로 사용될 수 있다.

• ETRI Journal
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• 제25권5호
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• pp.315-320
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• 2003

Elliptic curve cryptography (ECC) offers the highest security per bit among the known public key cryptosystems. The operation of ECC is based on the arithmetic of the finite field. This paper presents the design of a 193-bit finite field multiplier and an inversion unit based on a normal basis representation in which the inversion and the square operation units are easy to implement. This scalable multiplier can be constructed in a variable structure depending on the performance area trade-off. We implement it using Verilog HDL and a 0.35 ${\mu}m$ CMOS cell library and verify the operation by simulation.

• 한국통신학회논문지
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• 제33권1C호
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• pp.131-139
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• 2008

본 논문에서는 새로운 다정도 캐리 세이브 가산기를 이용한 dual-field상의 확장성 있는 Montgomery 곱셈기를 제안한다. 제안한 구조는 유한체 GFP(p)와 GF($2^m$)상의 곱셈 연산을 수행한다. 제안한 다정도 캐리 세이브 가산기는 두 개의 캐리 세이브 가산기로 구성되며, w-비트의 워드를 처리하기 위한 하나의 캐리 세이브 가산기는 n = [w/b] 개의 캐리 전파 가산기로 이루어진다. 여기서 b는 하나의 캐리 전파 가산기가 포함하는 dual-filed 가산기의 개수이다. 제안된 Montgomery 곱셈기는 기존의 연구결과에 비해 거의 동일한 시간 복잡도를 가지지만 낮은 하드웨어 복잡도를 가진다. 뿐만 아니라 제안한 연산기는 기존의 연구와 달리 연산의 종료 시 정확한 모듈러 곱셈의 결과를 출력한다. 더욱이 제안한 회로는 m과 w에 대해 높은 확장성을 가진다. 따라서 본 논문에서 제안한 구조는 암호응용을 위한 GF(p)와 GF($2^m$)상의 곱셈기로서 매우 적합하다 할 수 있다.

• 한국통신학회:학술대회논문집
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• 한국통신학회 2004년도 하계종합학술발표회논문초록집
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• pp.113-113
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• 2004

• 대한전자공학회논문지SD
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• 제39권8호
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• pp.34-41
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• 2002

본 논문에서는 가상 캐리 예측 덧셈기(pseudo carry look-ahead adder)를 사용하여 분할형 워드 기반 RSA의 구현에 관한 방법을 제안하고 검증하였다. 효율적인 모듈라 곱셈기의 설계를 위해 병렬 2단CSA(carry-save adder) 구조를 사용하였으며 마지막 덧셈의 고속 처리를 위하여 캐리 발생과 지연시간이 짧은 가상 캐리 예측 덧셈기를 적용하였다. 제안한 모듈라 곱셈기는 분할형 워드를 기반으로하여 다음 모듈라 연산을 위해 매 클럭마다 쉬프트와 정렬 연산이 필요없기 때문에 하드웨어를 줄일 수 있으며 고속 모듈라 곱셈 연산을 가능하게한다. 제안한 연산 구조를 PCI 인터페이스를 갖는 FPGA로 기능을 검증한 후 0.5㎛ 삼성 gate array 공정을 사용해서 256 워드 모듈라 곱셈기를 기반으로 한 1024-bit RSA 암호프로세서를 단일 칩으로 구현하였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2004년도 봄 학술발표논문집 Vol.31 No.1 (A)
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• pp.382-384
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• 2004

최근 인터넷의 발달과 함께 인터넷 상에서의 데이터 보안에 대한 요구가 매우 증가되고 있다. 그래서 공개키 또는 비밀키 알고리즘을 사용하여 데이터 보안을 해결하고 있다. 대부분의 공개키 알고리즘은 모듈러 연산들을 기반으로 살고 있으며 이 중 복잡도가 가장 높은 모듈러 멱승 연산은 모듈러 곱셈 연산을 반복 수행하여 계산된다. 그래서 모듈러 곱셈연산을 효율적으로 계산하기 위한 많은 방법들이 제안되어 왔으며 하드웨어 구현 시 속도와 효율성 문제로 몽고메리 곱셈기에 대한 연구가 주목을 받아 왔다. 현재 몽고메리 곱셈 알고리즘을 이용한 곱셈기는 대부분이 성능과 면적만을 고려한 구조로 보안성 향상을 위해 입력 데이터의 비트수 증가 시 곱셈기의 구조 변경이 요구된다. 따라서 본 논문에서는 비트수 길이가 변하더라도 곱셈기 구조는 변함이 없는 GF(p)상에서의 Scalable한 몽고메리 곱셈기 구조를 제안한다. Sealable한 곱셈기의 구조는 FPGA와 같이 메모리를 포함하는 하드웨어 플랫폼에 적합하다. 제안된 구조는 Xilinx FPGA를 이용하여 하드웨어로 구현하며 ModelSim Tool을 통해 기능 및 타이밍 시뮬레이션을 수행한다.

• 대한전자공학회논문지SD
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• 제40권12호
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• pp.80-86
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• 2003

타원곡선 암호(Elliptic Curve Crypto-graphy : ECC)는 기존의 어떤 공개키 암호 시스템보다 우수한 비트 당 안전도를 제공하고 있어 최근 큰 관심을 끌고 있다. 타원곡선 암호 시스템은 보다 작은 키 길이를 갖고 있어 시스템의 구현에 있어서 작은 메모리 공간과 적은 처리 전력을 필요로 하므로 다른 암호화 방식에 비해 임베디드 어플리케이션에 적용하는데 유리하다 본 논문에서는 제곱 연산이 용이한 정규기저로 표현된 유한체에서의 곱셈기를 구현하였다. 이 곱셈기는 타원곡선 암호에서 사용되는 GF(2/sup 193/) 상에서 구현하였고, Massey와 Omura가 제시한 병렬 입력-직렬 출력 곱셈기의 구조를 변형하여 출력의 크기와 설계면적을 조절할 수 있다. 또한 제안한 곱셈기를 적용하여 정규기저 역원기를 구현하였다. 곱셈기와 역원기는 HDL을 이용하여 설계하구 0.35㎛ CMOS 셀 라이브러리를 이용하여 구현하였으며 시뮬레이션을 통해 동작과 성능을 검증하였다.

• 한국정보통신학회논문지
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• 제22권1호
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• pp.100-108
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• 2018

512/1,024/2,048/3,072 비트의 4가지 키 길이를 지원하는 scalable RSA 공개키 암호 프로세서를 설계하였다. RSA 암호의 핵심 연산블록인 모듈러 곱셈기를 CIOS (Coarsely Integrated Operand Scanning) 몽고메리 모듈러 곱셈 알고리듬을 이용하여 32 비트 데이터 패스로 설계하였으며, 모듈러 지수승 연산은 Left-to-Right (L-R) 이진 멱승 알고리듬을 적용하여 구현하였다. 설계된 RSA 암호 프로세서를 Virtex-5 FPGA로 구현하여 하드웨어 동작을 검증하였으며, 512/1,024/2,048/3,072 비트의 키 길이에 대해 각각 456,051/3,496,347/26,011,947/88,112,770 클록 사이클이 소요된다. $0.18{\mu}m$ CMOS 표준셀 라이브러리를 사용하여 100 MHz 동작 주파수로 합성한 결과, 10,672 GE와 $6{\times}3,072$ 비트의 메모리로 구현되었다. 설계된 RSA 공개키 암호 프로세서는 최대 동작 주파수는 147 MHz로 예측되었으며, 키 길이에 따라 RSA 복호 연산에 3.1/23.8/177/599.4 ms 가 소요되는 것으로 평가되었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.376-379
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• 1999

The wavelet transform chip is implemented with Daubechies' 4 tap filter. It works at 20MHz in Field Programmable Gate array (FPGA) implementation of Quadrature Mirror Filter(QMF) Lattice Structure. In this paper, the structure contains taro-channel quadrature mirror filter, data format converter(DFC), delay control unit(DCU), and three 20$\times$8 bits real multiplier. The structures for the DFC and DCU need to he regular and scalable, require minimum number of regular, and thereby lead to an efficient and scalable architecture for the Discrete Wavelet Transform(DWT). These results present the possibility that it can be used in Digital Signal Processing(DSP) application faster than Fourier transform at small area with lour cost.