• 한국정보처리학회논문지
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• 제6권6호
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• pp.1635-1645
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• 1999

본 논문에서는 아키텍춰-수준에서 타이밍 최적화를 효과적으로 수행하기 위한 지능적인 재합성 기술에 대하여 연구하였다. 구체적으로는 아키텍춰-수준에서 계층 구조를 가지는 회로 구조에 기존의 조합적 타이밍최적화 방법을 적용함으로써 발생하는 문제점을 해소시킬 수 있는 방법을 제시하였다. 접근 방법은 우선 설계자가 설계한 계층 구조를 유지시키는 방법으로 기존의 retiming 방법과 peripheral retiming 방법을 응용하여 서브컴퍼넌트 내 조합논리회로 부분을 확대하는 방법을 이용한다. 이와 같은 방법이 좋은 결과를 가져오지 못할 때 다른 접근 방법으로서 기존의 서브컴퍼넌트들로 이루어지는 경제를 새로운 경계를 가지는 새로운 서브컴퍼넌트들로 변형시켜 서브컴퍼넌트들 각각의 독립적인 타이밍최적화로 전체 회로에 대한 타이밍최적화를 이끌어 낼 수 있도록 한다. 본 논문은 아키텍춰-수준에서 계층적 구조를 가지는 회로에 대한 새로운 접근을 시도하고 있는데, 회로가 크고 복잡해짐에 따라 설계자가 실제 회로를 대부분 서브컴퍼넌트화하여 계층적 구조를 가지도록 설계하는 것이 일반적인 상황에서 이의 효능성을 실험적으로 입증할 수 있다.

• 정보보호학회논문지
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• 제24권4호
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• pp.593-605
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• 2014

본 논문에서는 하드웨어로 경량 암호 HIGHT, PRESENT, PRINTcipher를 설계하고 소프트웨어로 암호 운영모드를 구현하여 대칭키 암호에 대한 효율적인 하드웨어/소프트웨어 통합설계 방법을 제안하였다. 우선 효과적인 통합설계 언어인 GEZEL 기반으로 대칭키 암호를 하드웨어로 구현한 후 FSMD 방식의 각 암호 모듈을 unfolding, retiming 등 하드웨어 최적화 이론을 적용하여 성능을 향상시켰다. 또한, 8051 마이크로프로세서에 대칭키 암호 운영모드를 C언어로 구현하여 서로 다른 운영모드를 지원하는 다양한 플랫폼에 적용할 수 있게 하였다. 이때 하드웨어/소프트웨어간의 신뢰성 있는 통신 확립과 통신 간 발생할 수 있는 시간 지연을 막기 위하여 하드웨어의 통신 코어와 암호코어를 분리하여 병렬적으로 수행되어 암호화 연산 수행 중에도 메시지를 송/수신 할 수 있도록 처리하는 개선된 handshake 프로토콜을 사용하여 전체적인 성능을 향상시켰다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2002년도 춘계학술대회 논문집 디스플레이 광소자 분야
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• pp.109-111
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• 2002

We have demonstrated all-opticalflip-flop based on optical bistability in a SOA/DFB-SOA with broadband gain. Input signal with the wavelength of 1340.23 nm or 1680.93 nm and the current of about 98% of the lasing threshold is injected into theDFB-SOA. Current injected into SOA is 80 mA All-optical flip-flop has various applications such as all-optical memory, demultiplexing, packet-header buffering, and retiming.

• 한국광학회:학술대회논문집
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• 한국광학회 2003년도 제14회 정기총회 및 03년 동계학술발표회
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• pp.160-161
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• 2003

완전 광 3R(Retiming, Reshaping, Reamplification) 재생기는 WDM 시스템과 광 네트워크의 크기를 쉽게 확장시키기 위하여 필요한 매우 중요한 소자이다. 완전 광 3R 재생기의 구현에서 입력 광 신호로부터 광 클락을 추출하는 기술은 매우 중요한 기술이다. 이러한 광 클락 추출기술을 구현하기 위하여 모드락 레이저 다이오드와 다중 전극 OFB 레이저에서 self-pulsation 현상을 이용하는 방법이 많이 연구되고 있다. 모드락 레이저 다이오드를 이용한 방법은 모드 락킹 주파수가 레이저의 공진기의 길이에 의해서 결정되기 때문에 공진기의 길이를 정확하게 조절해야 한다는 단점을 가지고 있는 반면에 다중 전극 DFB 레이저의 경우 self-pulsation 주파수를 전기적으로 튜닝할 수 있다는 장점을 가지고 있다. (중략)

• 스마트미디어저널
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• 제4권4호
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• pp.120-129
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• 2015

CG(Computer Graphic)상의 폭발효과는 여러 가지 Effect Element(Fire, Smoke, Flame, Dust, Debris 등)가 집약된 고도의 기술적 난이도가 요구되는 비주얼이펙트이다. CG 소프트웨어 기술의 발전에 따라, 다양한 유체 시뮬레이션 기능을 탑재한 솔루션이 개발되었으며, 보다 사실적인 특수 효과가 가능하게 되었다. 하지만, 국내에서는 단순히 프로그램의 기능에만 의존하고 있으며, 또한, 관련 R&D가 미흡한 상황이다. 이에, 본 연구에서는 보다 사실적인 폭발현상을 효율적으로 구현해 낼 수 있는 제작 방식을 실험 연구를 통해 제시하고자 한다. 이를 위한 연구의 전개는 기존 폭발효과의 구현에 대해 선행 연구를 통해 문제점을 도출하고, 이를 해결하기 위해 4가지 솔루션을 중심으로 실험연구를 진행한다. 4가지 솔루션의 접근은 첫째, 유체 시뮬레이션 단계에서의 난기류 속성 부여 방법인 'Numerous Turbulent Flow', 둘째, 스크립트로 제작된 'Cache Retiming Solution', 셋째, Cache화된 데이터를 바탕으로 폭발의 모형을 구축하는 'Multiple Volume Container', 넷째, 합성단계에서 결과물의 완성도를 높이는 기법인 'RGB Lighting Pipeline' 이다. 각 단계 별 적용 효과의 특성과 이를 순차적으로 연계한 제작공정을 통해 보다 사실적인 폭발효과를 효율적으로 구현함을 증명하였다. 본 연구를 통해, 기존과 차별화된 효과적인 폭발효과 제작방법을 제시하며, 또한 관련 연구의 기초자료로 활용 가능하리라 사료된다.

• 한국통신학회논문지
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• 제15권6호
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• pp.485-493
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• 1990

동기복구에 대한 대부분의 기존 방법들은 비선형 최소대역폭 시스템에 대하여 적용할 수 없다. 그래서 최근에는 비선형 최소대역폭 시스템에서의 동기복구 방법에 대한 관심이 높아지고 있다. 본 논문에서는 비선형 최소대역폭 시스템에 대한 동기복구 방법으로 4승법을 제안하였으며 제안된 방법이 최소대역폭 시스템에 대하여 실현 가능함을 엄밀한 분석을 통하여 보여주었다. 더구나 4승법 비선형처리에 관련된 주변 여파기에 대한 최적 구성전략을 설정하기 위하여 콤퓨터 시뮬레이션을 실시하였다. 그 결과 일반적으로는 중간 대역여파기가 필요없으며 전력분광 밀도가 대칭성을 가진 시스템에 대해서는 앞단의 대칭성형여파기 조차도 필요없음을 발견하였다.

• ETRI Journal
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• 제35권4호
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• pp.697-705
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• 2013

Emerging trends in the area of digital very large scale integration (VLSI) signal processing can lead to a reduction in the cost of the cochlear implant. Digital signal processing algorithms are repetitively used in speech processors for filtering and encoding operations. The critical paths in these algorithms limit the performance of the speech processors. These algorithms must be transformed to accommodate processors designed to be high speed and have less area and low power. This can be realized by basing the design of the auditory filter banks for the processors on digital VLSI signal processing concepts. By applying a folding algorithm to the second-order digital gammatone filter (GTF), the number of multipliers is reduced from five to one and the number of adders is reduced from three to one, without changing the characteristics of the filter. Folded second-order filter sections are cascaded with three similar structures to realize the eighth-order digital GTF whose response is a close match to the human cochlea response. The silicon area is reduced from twenty to four multipliers and from twelve to four adders by using the folding architecture.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1999년도 하계학술대회 논문집 G
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• pp.3181-3183
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• 1999

A CMOS two-stage oscillator applicable to requiring in- and quadrature-phase components such as RF and data retiming applications are presented using phase-look-ahead technique. This paper clearly describes the operation principle of the presented two-stage oscillator and the principle can be also applicable to the high speed high speed divide-by-two is usually used for prescaler of the frequency synthesizer. Also, the sucessful oscillation of the proposed oscillator using PLA is confirmed through the experiment. The test vehicle is designed using 0.8 ${\mu}m$ N-well CMOS process and it has a maximum 914MHz oscillation showing -75dBclHz phase noise at 100kHz offset with single 2V supply.

• 전자공학회논문지D
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• 제36D권1호
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• pp.63-73
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• 1999

본 논문에서는 저전력/고속 디지털 FIR 필터를 위한 새로운 파이프라인 구조를 제안한다. 제안된 파이프 라인 구조는 입력 데이터와 계수간 곱셈의 일부를 입력 지연단에서 수행하도록 하는 리타이밍 기법을 사용하여 속도를 향상시켰으며 공급전압을 낮추는 방법을 병행하여 전력을 감소시켰다. 제안된 파이프라인 구조를 적용하여 PRML 디스크 드라이브용 8 탭 FIR 필터를 설계하고 0.8${\mu}m$ CMOS 공정을 이용하여 제작하였다. 실험결과 설계된 FIR 필터는 3.3.V에서 최대 192 MHz까지 동작하였으며 이 때 1.22 mW/MHz의 전력을 소모하였다. 결과적으로 제안된 구조의 FIR 필터는 기존의 구조에 비해 약 16%의 속도가 향상되었으며 같은 데이터 처리능력을 가질 때 약 23%의 전력 감소 효과를 갖는다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권3호
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• pp.404-416
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• 2015

Small-area, low-power coarse and fine frequency detectors (FDs) are proposed for an adaptive bandwidth referenceless CDR with a wide range of input data rate. The coarse FD implemented with two flip-flops eliminates harmonic locking as long as the initial frequency of the CDR is lower than the target frequency. The fine FD samples the incoming input data by using half-rate four phase clocks, while the conventional rotational FD samples the full-rate clock signal by the incoming input data. The fine FD uses only a half number of flip-flops compared to the rotational FD by sharing the sampling and retiming circuitry with PLL. The proposed CDR chip in a 65-nm CMOS process satisfies the jitter tolerance specifications of both USB 3.0 and USB 3.1. The proposed CDR works in the range of input data rate; 2 Gb/s ~ 8 Gb/s at 1.2 V, 4 Gb/s ~ 11 Gb/s at 1.5 V. It consumes 26 mW at 5 Gb/s and 1.2 V, and 41 mW at 10 Gb/s and 1.5 V. The measured phase noise was -97.76 dBc/Hz at the 1 MHz frequency offset from the center frequency of 2.5 GHz. The measured rms jitter was 5.0 ps at 5 Gb/s and 4.5 ps at 10 Gb/s.